JPS60149169A - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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- JPS60149169A JPS60149169A JP427284A JP427284A JPS60149169A JP S60149169 A JPS60149169 A JP S60149169A JP 427284 A JP427284 A JP 427284A JP 427284 A JP427284 A JP 427284A JP S60149169 A JPS60149169 A JP S60149169A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
- H01L29/7785—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with more than one donor layer
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、超高速動作が可能であるフローティング・チ
ャネル・トランジスタ(FCT)と呼ばれる電界効果型
半導体装置に関する。
ャネル・トランジスタ(FCT)と呼ばれる電界効果型
半導体装置に関する。
従来技術と問題点
従来、ヘテロ接合を有する電界効果型トランジスタとし
て高電子移動度トランジスタ(highelectro
n mobility transistor:HF、
M’l’)が知られている。
て高電子移動度トランジスタ(highelectro
n mobility transistor:HF、
M’l’)が知られている。
然しながら、HEMTでは、ノン・ドープGaAs層中
に生成されるチャネルへの電子がn型A11GaAs層
中の深い不純物(Si)単位から供給されるものである
為、それに依りスイッチング・スピードが成る程度制限
されることは回避できない。
に生成されるチャネルへの電子がn型A11GaAs層
中の深い不純物(Si)単位から供給されるものである
為、それに依りスイッチング・スピードが成る程度制限
されることは回避できない。
また、二つのへテロ接合を有し、それに依り生成された
量子井戸(quantum we l l :QW)内
に於けるノン・ドープGaAs層に依る電位障壁を介し
て行われるペテロ接合間の2次元電子ガス層のやりとり
を利用した速度変調型トランジスタ(HoSakaki
JJAP Vol。
量子井戸(quantum we l l :QW)内
に於けるノン・ドープGaAs層に依る電位障壁を介し
て行われるペテロ接合間の2次元電子ガス層のやりとり
を利用した速度変調型トランジスタ(HoSakaki
JJAP Vol。
21 磁6 (1982) LaB5−L383参照)
も提案されているが、その場合、ソース及びドレインの
コンタクトを二つのへテロ接合近傍に生成される二つの
2次元電子ガス層に対して採っている為、2次元電子ガ
ス層のやりとりと電子濃度のやりとりが対応しない旨の
欠点がある。
も提案されているが、その場合、ソース及びドレインの
コンタクトを二つのへテロ接合近傍に生成される二つの
2次元電子ガス層に対して採っている為、2次元電子ガ
ス層のやりとりと電子濃度のやりとりが対応しない旨の
欠点がある。
発明の目的
本発明は、QWに於ける二つのへテロ接合間に生成され
る二つの2次元電子ガス層に於ける電子濃度が電場に依
ってやりとりされることを利用して、低温で超高速動作
するFCTと呼ばれる電界効果型半導体装置を提供する
。
る二つの2次元電子ガス層に於ける電子濃度が電場に依
ってやりとりされることを利用して、低温で超高速動作
するFCTと呼ばれる電界効果型半導体装置を提供する
。
発明の構成
本発明の電界効果型半導体装置では、量子井戸を構成す
る2重へテロ接合と、該2重へテロ接合近傍の前記量子
井戸内に生成されるチャネルである2次元電子ガス層の
何れか一方に実質的にオーミック・コンタクトするソー
ス電極及びドレイン電極と、該ソース電極及びドレイン
電極の間に形成され前記へテロ接合に交叉する方向に電
場を加えて前記チャネルの電子濃度を制御するゲート電
極とを備えた構成を採っている。
る2重へテロ接合と、該2重へテロ接合近傍の前記量子
井戸内に生成されるチャネルである2次元電子ガス層の
何れか一方に実質的にオーミック・コンタクトするソー
ス電極及びドレイン電極と、該ソース電極及びドレイン
電極の間に形成され前記へテロ接合に交叉する方向に電
場を加えて前記チャネルの電子濃度を制御するゲート電
極とを備えた構成を採っている。
このようにすると、前記二つのへテロ接合間に生成され
る二つの2次元電子ガス層に於ける電子濃度のやりとり
は、前記ゲート電極に依って前記ヘテロ接合に交叉する
方向に印加される電場で容易に制御することができ、従
って、チャネルとなる2次元電子ガス層に於ける電子濃
度、即ち、電流値を高速で制御することができるもので
ある。
る二つの2次元電子ガス層に於ける電子濃度のやりとり
は、前記ゲート電極に依って前記ヘテロ接合に交叉する
方向に印加される電場で容易に制御することができ、従
って、チャネルとなる2次元電子ガス層に於ける電子濃
度、即ち、電流値を高速で制御することができるもので
ある。
発明の実施例
第1図は本発明一実施例の要部切断側面図である。
図に於いて、lは半絶縁性GaAs1板、2はノン・ド
ープGaAsバッファ層、3は不純物濃度が例えば6
X 10 I9(cm−’)であって厚さが例えば10
00 (人〕であるn++型GaAsバック・ゲート層
、4は厚さが例えばl 000 ’(人〕であるノン・
ドープA 126,3 G a o、I A s層、5
は不純物濃度が例えば2 x I O” (cm−”)
であって厚さが例えば100〔人〕であるn型A6Ga
As層、6は厚さが例えば60 〔人〕であるノン・ド
ープA 140,3G a □、7A s層、7は厚さ
が例えば500〔人〕であるノン・ドープGaAs層、
7A及び7Bは2次元電子ガス層、8は厚さが例えば6
゜〔人〕であるノン・ドープA It6.3G a O
,7A s層、9は不純物濃度が例えば2×1OIll
(CIll−3〕であって厚さが例えば500〔人〕で
あるn型AAGaAs層、IOは不純物濃度が例えば6
X10”(cm −3)であって厚さが例えば300〔
人〕であるn++型GaAs層、11ばソース電極、1
2はドレイン電極、13はゲート電極、14ばバック・
ゲート・バイアス用電極、14Aは合金化層をそれぞれ
示している。
ープGaAsバッファ層、3は不純物濃度が例えば6
X 10 I9(cm−’)であって厚さが例えば10
00 (人〕であるn++型GaAsバック・ゲート層
、4は厚さが例えばl 000 ’(人〕であるノン・
ドープA 126,3 G a o、I A s層、5
は不純物濃度が例えば2 x I O” (cm−”)
であって厚さが例えば100〔人〕であるn型A6Ga
As層、6は厚さが例えば60 〔人〕であるノン・ド
ープA 140,3G a □、7A s層、7は厚さ
が例えば500〔人〕であるノン・ドープGaAs層、
7A及び7Bは2次元電子ガス層、8は厚さが例えば6
゜〔人〕であるノン・ドープA It6.3G a O
,7A s層、9は不純物濃度が例えば2×1OIll
(CIll−3〕であって厚さが例えば500〔人〕で
あるn型AAGaAs層、IOは不純物濃度が例えば6
X10”(cm −3)であって厚さが例えば300〔
人〕であるn++型GaAs層、11ばソース電極、1
2はドレイン電極、13はゲート電極、14ばバック・
ゲート・バイアス用電極、14Aは合金化層をそれぞれ
示している。
図から判るように、本実施例はAlGaAs/GaAs
系多層へテロ構造をなしている。
系多層へテロ構造をなしている。
各半導体層はMBE (molecular beam
epitaxy)法を適用して容易に形成することが
できる。
epitaxy)法を適用して容易に形成することが
できる。
ソース電極11及びドレイン電極12は、Snをドープ
したn++型GaAs層10上にAuを蒸着することに
依って形成され、合金化の熱処理を必要とすることなく
オーミック・コンタクトが得られる。
したn++型GaAs層10上にAuを蒸着することに
依って形成され、合金化の熱処理を必要とすることなく
オーミック・コンタクトが得られる。
ゲート電極13は、ゲート電極形成予定部分上(7)
n ”+型GaAs層10を選択的にエツチングして除
去することに依りn型AIGaAsJif9(7)表面
を露出させてからAJを蒸着して形成される。
n ”+型GaAs層10を選択的にエツチングして除
去することに依りn型AIGaAsJif9(7)表面
を露出させてからAJを蒸着して形成される。
バンク・ゲート・バイアス用電極14は選択的エツチン
グ法にて露出させたノン・ドープA # o、3Ga(
1,7As層6上にAu−Ge/Auを蒸着することに
依って形成され、合金化の熱処理を行うことに依り、合
金化層14Aを形成する。
グ法にて露出させたノン・ドープA # o、3Ga(
1,7As層6上にAu−Ge/Auを蒸着することに
依って形成され、合金化の熱処理を行うことに依り、合
金化層14Aを形成する。
前記各電極を形成するには、最初にバンク・ゲート・バ
イアス用電極14及びその合金化、次ぎに、ソース電極
11及びトレイン電極12の形成、最後にゲート電極1
3の形成の順序で行う。
イアス用電極14及びその合金化、次ぎに、ソース電極
11及びトレイン電極12の形成、最後にゲート電極1
3の形成の順序で行う。
第2図は第1図に示した実施例の無バイアス状態に於け
るゲート電極13直下のエネルギ・ハンド・ダイヤグラ
ムであり、第1図に関して説明した部分と同部分は同記
号で指示しである。
るゲート電極13直下のエネルギ・ハンド・ダイヤグラ
ムであり、第1図に関して説明した部分と同部分は同記
号で指示しである。
図に於いて、%EFはフェルミ・レベル、Gはゲート電
極側、BGはバック・ゲート・バイアス用電極側をそれ
ぞれ示している。
極側、BGはバック・ゲート・バイアス用電極側をそれ
ぞれ示している。
第3面は第2図に見られる量子井戸内に於ける電子の波
動関数の様子を理論計算した結果を表す線図であり、縦
軸にエネルギ(e V)を、横軸に距離〔人〕をそれぞ
れ採っである。
動関数の様子を理論計算した結果を表す線図であり、縦
軸にエネルギ(e V)を、横軸に距離〔人〕をそれぞ
れ採っである。
図に於いて、1ζ五 12はi番目の励起状態の波動関
数ζ1の絶対値の2乗、従って、この状態にある電子の
電子密度分布を表し、ELはその状態に於けるエネルギ
準位を示している。
数ζ1の絶対値の2乗、従って、この状態にある電子の
電子密度分布を表し、ELはその状態に於けるエネルギ
準位を示している。
i番目の励起状態にある電子の濃度(シート・キャリヤ
濃度)niは、低温に於いて、大略、ni = (Ey
E= )xi)。
濃度)niは、低温に於いて、大略、ni = (Ey
E= )xi)。
h”
m″ :電子の有効質量
hニブランクの常数
で与えられる。
従って、第3図の場合、電子は主としてi=Q。
1 (0は基底状態を表す)に存在し、電子密度は二つ
のへテロ界面に局在している。
のへテロ界面に局在している。
第4図は第2図に示した実施例に見られるゲート電極1
3及びバック・ゲート・バイアス用電極14を利用して
ヘテロ接合に垂直な方向にバイアス電圧(0,4(V)
)を印加した場合の波動関数の様子を示す線図であり、
第3図に関して説明した部分と同部分は同記号で指示し
である。
3及びバック・ゲート・バイアス用電極14を利用して
ヘテロ接合に垂直な方向にバイアス電圧(0,4(V)
)を印加した場合の波動関数の様子を示す線図であり、
第3図に関して説明した部分と同部分は同記号で指示し
である。
図から明らかなように、電子は主に表面側(図の左側)
のへテロ界面(チャネル界面)に局在した新たな基底状
態に移動し、基板側(図の右側)のへテロ界面(フロー
ティング・チャネル界面)゛には電子が存在しない。
のへテロ界面(チャネル界面)に局在した新たな基底状
態に移動し、基板側(図の右側)のへテロ界面(フロー
ティング・チャネル界面)゛には電子が存在しない。
第5図はバイアス電圧を変化させた場合のi=0.1.
2の各レベルに於ける電子濃度の分布を表す線図であり
、縦軸に電子の比率〔%〕を、横軸に外部からの印加電
圧をそれぞれ採っている。
2の各レベルに於ける電子濃度の分布を表す線図であり
、縦軸に電子の比率〔%〕を、横軸に外部からの印加電
圧をそれぞれ採っている。
この図に於いて、Noは第3図に見られるζ。
に、N1は同じくζ1に、N3は同じくζ3にそれぞれ
対応している。
対応している。
第6図は前記データからめられる本発明の電界効果型半
導体装置(FCT)の特性を表す線図であり、縦軸にド
レイン電流■4を、横軸にドレイン電圧Vaをそれぞれ
採っである。
導体装置(FCT)の特性を表す線図であり、縦軸にド
レイン電流■4を、横軸にドレイン電圧Vaをそれぞれ
採っである。
この図に於けるゲート電圧vgは、第3図に於ける左右
の縦軸の間、即ち、距離にして−100〔人〕から60
0 〔人〕の間に加わる電圧と考えて良い。
の縦軸の間、即ち、距離にして−100〔人〕から60
0 〔人〕の間に加わる電圧と考えて良い。
前記実施例に於ける動作速度の見積りは、前記速度変調
型トランジスタと同様にして行うことができる。
型トランジスタと同様にして行うことができる。
即ち、量子井戸内のへテロ界面に垂直方向の電子の速度
Vを、 V=2X10? (cm/s) とすると、量子井戸の層厚をdとして、d=500 (
人) −5X 10−’、 (cm)を用いて、電子の
へテロ界面間の移動時間τLrは、τt、= =2.5
x 10−” [秒]■ 一〇、25 (ps) となり、極めて高速の動作が可能である。
Vを、 V=2X10? (cm/s) とすると、量子井戸の層厚をdとして、d=500 (
人) −5X 10−’、 (cm)を用いて、電子の
へテロ界面間の移動時間τLrは、τt、= =2.5
x 10−” [秒]■ 一〇、25 (ps) となり、極めて高速の動作が可能である。
第7図は本発明に於ける他の実施例を表す要部切断側面
図である。
図である。
図に於いて、21は半絶縁性GaAs基板、22はn+
+型GaAs層、23はn型AllGaAs層、24は
GaAs層、24A及び24Bは2次元電子ガス層、2
5はn型AAGaAs層、26はn型GaAs層、27
はソース電極、27Aは合金化層、28はドレイン電極
、28Aは合金化層、29はゲート電極、30はバック
・ゲート・バイアス用電極、31は表面空乏層をそれぞ
れ示している。
+型GaAs層、23はn型AllGaAs層、24は
GaAs層、24A及び24Bは2次元電子ガス層、2
5はn型AAGaAs層、26はn型GaAs層、27
はソース電極、27Aは合金化層、28はドレイン電極
、28Aは合金化層、29はゲート電極、30はバック
・ゲート・バイアス用電極、31は表面空乏層をそれぞ
れ示している。
この実施例では、ソース電極27及びドレイン電極28
に合金化の熱処理を加え、合金化層27A及び28Aを
形成し、それを基板側のへテロ界面に生成される2次元
電子ガス層24Bにコンタクトさせるようにしている。
に合金化の熱処理を加え、合金化層27A及び28Aを
形成し、それを基板側のへテロ界面に生成される2次元
電子ガス層24Bにコンタクトさせるようにしている。
この場合、合金化層27A及び28Bは表面側の2次元
電子ガス層24Aにもコンタクトしているので、表面空
乏層31を生成することに依り、合金化層27A及び2
813とチャネルとして動作可能である2次元電子ガス
層24.Aの部分とを遮断している。
電子ガス層24Aにもコンタクトしているので、表面空
乏層31を生成することに依り、合金化層27A及び2
813とチャネルとして動作可能である2次元電子ガス
層24.Aの部分とを遮断している。
従って、第1図に見られる従来例とは異なり、表面側の
2次元電子ガス層24Aがフローテイング・チャネルで
あり、基板側の2次元電子ガス層24Bが実際のチャネ
ルとして動作することになる。
2次元電子ガス層24Aがフローテイング・チャネルで
あり、基板側の2次元電子ガス層24Bが実際のチャネ
ルとして動作することになる。
本実施例では、チャネルが導通している状態、即ち、2
次元電子ガス層が存在する範囲で動作させるのであれば
、バック・ゲート・バイアスなしでも量子井戸にバイア
ス電圧を印加することが可能である為、バック・ゲート
・バイアス層であるn++型GaAs層22及びバック
・ゲート・バイアス用電極30がなくても良い。
次元電子ガス層が存在する範囲で動作させるのであれば
、バック・ゲート・バイアスなしでも量子井戸にバイア
ス電圧を印加することが可能である為、バック・ゲート
・バイアス層であるn++型GaAs層22及びバック
・ゲート・バイアス用電極30がなくても良い。
前記各実施例では、量子井戸へ電子を供給して2次元電
子ガス層を生成させるには、量子井戸の両側に存在する
n型AlGaAs層から電子を供給するようにしている
が、その電子の供給は量子井戸内のGaAs層をn型不
純物、例えば、Stをドープし、そこから電子を供給す
るようにしても良い。その場合、チャネルとなる2次元
電子ガス層の高移動度特性を活かす為には、チャネル側
のGaAs層をノン・ドープとし、フローティング・チ
ャネル側のGaAs層をn型とする変調ドープを適用す
ることが好ましい。
子ガス層を生成させるには、量子井戸の両側に存在する
n型AlGaAs層から電子を供給するようにしている
が、その電子の供給は量子井戸内のGaAs層をn型不
純物、例えば、Stをドープし、そこから電子を供給す
るようにしても良い。その場合、チャネルとなる2次元
電子ガス層の高移動度特性を活かす為には、チャネル側
のGaAs層をノン・ドープとし、フローティング・チ
ャネル側のGaAs層をn型とする変調ドープを適用す
ることが好ましい。
第8図はそのような実施例の要部切断側面図であって、
電圧が印加された状態を表している。
電圧が印加された状態を表している。
図に於いて、31ばノン・ドープAl1GaAs層、3
2はノン・ドープGaAs層、32Aはノン・ドープG
aAs層32に不純物としてStを例えば2X I Q
” (am−”)程度の濃度になるよう導入して形成
したn型GaAs層、33はノン・ドープAnGaAs
層、34は2次元電子ガス層をそれぞれ示している。尚
、この場合のノン・ドープGaAs層32及びn型G
a A s層32Aの厚さは、それぞれ250 〔人〕
である。
2はノン・ドープGaAs層、32Aはノン・ドープG
aAs層32に不純物としてStを例えば2X I Q
” (am−”)程度の濃度になるよう導入して形成
したn型GaAs層、33はノン・ドープAnGaAs
層、34は2次元電子ガス層をそれぞれ示している。尚
、この場合のノン・ドープGaAs層32及びn型G
a A s層32Aの厚さは、それぞれ250 〔人〕
である。
発明の効果
本発明の電界効果型半導体装置は、量子井戸を構成する
2重へテロ接合と、該2重へテロ接合近傍の前記量子井
戸内に生成されるチャネルである2次元電子ガス層の何
れか一方に実質的にオーミック・コンタクトするソース
電極及びドレイン電極と、該ソース電極及びドレイン電
極の間に形成され前記へテロ接合に交叉する方1h畏こ
電場を加えて前記チャネルの電子濃度を制御するゲート
電極とを備えた構成を採っているので、前記ソース電極
及びドレイン電極とオーミック・コンタクトしている2
次元電子ガス層からなるチャネルに於ける電子の濃度、
従って、伝導度は前記ゲート電極に印加されるゲート電
圧で極めて急速に変化し、該ゲート電圧を変調した場合
のソース・ドレイン間に於ける電流値変調の応答速度は
ピコセカンド(ps)のオーダにすることができ、従来
のHEMTに比較すると遥かに高速であり、また、速度
変調型トランジスタに比較するとより大きな伝導度の変
調を得ることができる。
2重へテロ接合と、該2重へテロ接合近傍の前記量子井
戸内に生成されるチャネルである2次元電子ガス層の何
れか一方に実質的にオーミック・コンタクトするソース
電極及びドレイン電極と、該ソース電極及びドレイン電
極の間に形成され前記へテロ接合に交叉する方1h畏こ
電場を加えて前記チャネルの電子濃度を制御するゲート
電極とを備えた構成を採っているので、前記ソース電極
及びドレイン電極とオーミック・コンタクトしている2
次元電子ガス層からなるチャネルに於ける電子の濃度、
従って、伝導度は前記ゲート電極に印加されるゲート電
圧で極めて急速に変化し、該ゲート電圧を変調した場合
のソース・ドレイン間に於ける電流値変調の応答速度は
ピコセカンド(ps)のオーダにすることができ、従来
のHEMTに比較すると遥かに高速であり、また、速度
変調型トランジスタに比較するとより大きな伝導度の変
調を得ることができる。
第1図は本発明一実施例の要部切断側面図、第2図は第
1図に見られる実施例が無バイアス状態である場合のエ
ネルギ・バンド・ダイヤグラム、第3図は第1図に見ら
れる実施例に於ける量子井戸内の波動関数の様子を表す
線図、第4図はバイア゛ アス電圧を印加した場合の第
3図と同様な線図、第5図はバイアス電圧を変化させた
場合の電子濃度の分布を示す線図、第6図は電圧・電流
特性を示す線図、第7図は本発明に於ける他の実施例の
要部切断側面図、第8図は本発明に於ける更に他の実施
例の要部切断側面図を表している。 図に於いて、lは半絶縁性GaAs基板、2はノン・ド
ープGaAsバッファ層、3は不純物濃度が例えば5
X jQ I9(cm−3)であって厚さが例えば10
00 (人〕であるn++型GaAsバック・ゲート層
、4は厚さが例えば1000 (人〕であるノン・ドー
プA E g、3G a (1,7A s層、5は不純
物濃度が例えば2 X I OIll(cm−3)であ
って厚さが例えば100〔人〕であるn型AlGaAs
層、6ば厚さが例えば60 〔人〕であるノン・1′−
プA II O,3G a O,y A s層、7は厚
さが例えば500〔人〕であるノン・ドープGaAs層
、7A及び7Bは2次元電子ガス層、8ば厚さが例えば
60〔人〕であるノン・ドープ゛A 1! 0.3G
a O,?A S層、9は不純物濃度が例えば2 X
10 ” (cm−”)であって厚さが例えば500
〔人〕であるn型AlGaAs層、10は不純物濃度が
例えば6X10”〔CII+−3〕であって厚さが例え
ば300〔人〕であるn+十梨型GaAs層11はソー
ス電極、12はドレイン電極、13はゲート電極、14
はバック・ゲート・バイアス用電極、14Aは合金化層
をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − (八〇) 、”c/I(−kT (八〇)、六/(零丁 第6図 第7図
1図に見られる実施例が無バイアス状態である場合のエ
ネルギ・バンド・ダイヤグラム、第3図は第1図に見ら
れる実施例に於ける量子井戸内の波動関数の様子を表す
線図、第4図はバイア゛ アス電圧を印加した場合の第
3図と同様な線図、第5図はバイアス電圧を変化させた
場合の電子濃度の分布を示す線図、第6図は電圧・電流
特性を示す線図、第7図は本発明に於ける他の実施例の
要部切断側面図、第8図は本発明に於ける更に他の実施
例の要部切断側面図を表している。 図に於いて、lは半絶縁性GaAs基板、2はノン・ド
ープGaAsバッファ層、3は不純物濃度が例えば5
X jQ I9(cm−3)であって厚さが例えば10
00 (人〕であるn++型GaAsバック・ゲート層
、4は厚さが例えば1000 (人〕であるノン・ドー
プA E g、3G a (1,7A s層、5は不純
物濃度が例えば2 X I OIll(cm−3)であ
って厚さが例えば100〔人〕であるn型AlGaAs
層、6ば厚さが例えば60 〔人〕であるノン・1′−
プA II O,3G a O,y A s層、7は厚
さが例えば500〔人〕であるノン・ドープGaAs層
、7A及び7Bは2次元電子ガス層、8ば厚さが例えば
60〔人〕であるノン・ドープ゛A 1! 0.3G
a O,?A S層、9は不純物濃度が例えば2 X
10 ” (cm−”)であって厚さが例えば500
〔人〕であるn型AlGaAs層、10は不純物濃度が
例えば6X10”〔CII+−3〕であって厚さが例え
ば300〔人〕であるn+十梨型GaAs層11はソー
ス電極、12はドレイン電極、13はゲート電極、14
はバック・ゲート・バイアス用電極、14Aは合金化層
をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − (八〇) 、”c/I(−kT (八〇)、六/(零丁 第6図 第7図
Claims (1)
- 量子井戸を構成する2重へテロ接合と、該2重へテロ接
合近傍の前記量子井戸内に生成されるチャネルである2
次元電子ガス層の何れか一方に実質的にオーミック・コ
ンタクトするソース電極及びドレイン電極と、該ソース
電極及びドレイン電極の間に形成され前記へテロ接合に
交叉する方向に電場を加えて前記チャネルの電子濃度を
制御するゲート電極とを備えてなることを特徴とする電
界効果型半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59004272A JPH06105717B2 (ja) | 1984-01-14 | 1984-01-14 | 電界効果型半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59004272A JPH06105717B2 (ja) | 1984-01-14 | 1984-01-14 | 電界効果型半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60149169A true JPS60149169A (ja) | 1985-08-06 |
JPH06105717B2 JPH06105717B2 (ja) | 1994-12-21 |
Family
ID=11579903
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59004272A Expired - Lifetime JPH06105717B2 (ja) | 1984-01-14 | 1984-01-14 | 電界効果型半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06105717B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62291974A (ja) * | 1986-06-12 | 1987-12-18 | Matsushita Electric Ind Co Ltd | 半導体装置 |
US4821093A (en) * | 1986-08-18 | 1989-04-11 | The United States Of America As Represented By The Secretary Of The Army | Dual channel high electron mobility field effect transistor |
WO1989007341A2 (en) * | 1988-01-27 | 1989-08-10 | Massachusetts Institute Of Technology | High mobility transistor with opposed gates |
WO1994018705A1 (de) * | 1993-02-08 | 1994-08-18 | Marcus Besson | Halbleiterbauelement, insbesondere feldeffekttransistor mit vergrabenem gate |
US5449929A (en) * | 1992-12-21 | 1995-09-12 | Mitsubishi Denki Kabushiki Kaisha | IPG transistor semiconductor integrated circuit device |
US5701017A (en) * | 1994-11-15 | 1997-12-23 | Kabushiki Kaisha Toshiba | Semiconductor device and method for its manufacture |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58178572A (ja) * | 1982-04-14 | 1983-10-19 | Hiroyuki Sakaki | 移動度変調形電界効果トランジスタ |
-
1984
- 1984-01-14 JP JP59004272A patent/JPH06105717B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58178572A (ja) * | 1982-04-14 | 1983-10-19 | Hiroyuki Sakaki | 移動度変調形電界効果トランジスタ |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62291974A (ja) * | 1986-06-12 | 1987-12-18 | Matsushita Electric Ind Co Ltd | 半導体装置 |
US4821093A (en) * | 1986-08-18 | 1989-04-11 | The United States Of America As Represented By The Secretary Of The Army | Dual channel high electron mobility field effect transistor |
WO1989007341A2 (en) * | 1988-01-27 | 1989-08-10 | Massachusetts Institute Of Technology | High mobility transistor with opposed gates |
WO1989007341A3 (en) * | 1988-01-27 | 1989-11-02 | Massachusetts Inst Technology | High mobility transistor with opposed gates |
US5449929A (en) * | 1992-12-21 | 1995-09-12 | Mitsubishi Denki Kabushiki Kaisha | IPG transistor semiconductor integrated circuit device |
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US5701017A (en) * | 1994-11-15 | 1997-12-23 | Kabushiki Kaisha Toshiba | Semiconductor device and method for its manufacture |
Also Published As
Publication number | Publication date |
---|---|
JPH06105717B2 (ja) | 1994-12-21 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |