JPS60148138A - テスト機能を有する集積回路 - Google Patents
テスト機能を有する集積回路Info
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- JPS60148138A JPS60148138A JP59004560A JP456084A JPS60148138A JP S60148138 A JPS60148138 A JP S60148138A JP 59004560 A JP59004560 A JP 59004560A JP 456084 A JP456084 A JP 456084A JP S60148138 A JPS60148138 A JP S60148138A
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- Japan
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- terminal
- circuit
- output
- circuit block
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、LSIなどの大規模集積回路に適用される
テスト機能を有する集積回路に関する。
テスト機能を有する集積回路に関する。
「背景技術とその問題点」
LSIの故障を検出するために、不良箇所を検出するだ
めのディジタルパターン信号であるテストベクトルが用
いられる。テストベクトルは、ピットパターンが所定の
モードで変化する系列であって、テストベクトルの量は
、デート規模の増加に伴い著しく増加する。したがって
、超LSI のような大規模集積回路を設計するうえで
、テストベクトルのビット数、ビットパターンの種類が
膨大となり、テストベクトルの発生のために多大の労力
が必要となる問題点があった。また、テストベクトルの
長さは、測定時間、測定装置などの制約により、あまり
長大にできず、その結果としてLSIの故障検出率が低
下し、更に、テストベクトルと対応する期待値を形成す
る論理ンユミレー/ヨンが面倒となる問題が生じた。
めのディジタルパターン信号であるテストベクトルが用
いられる。テストベクトルは、ピットパターンが所定の
モードで変化する系列であって、テストベクトルの量は
、デート規模の増加に伴い著しく増加する。したがって
、超LSI のような大規模集積回路を設計するうえで
、テストベクトルのビット数、ビットパターンの種類が
膨大となり、テストベクトルの発生のために多大の労力
が必要となる問題点があった。また、テストベクトルの
長さは、測定時間、測定装置などの制約により、あまり
長大にできず、その結果としてLSIの故障検出率が低
下し、更に、テストベクトルと対応する期待値を形成す
る論理ンユミレー/ヨンが面倒となる問題が生じた。
「発明の目的」
したがって、この発明の目的は、テストベクトルの発生
が容易で、LSIの故障検出率の低下を生ぜず、更に、
論理ンユミンーンヨンを簡単に行なうことができるテス
ト機能を有する集積回路を提供することにある。
が容易で、LSIの故障検出率の低下を生ぜず、更に、
論理ンユミンーンヨンを簡単に行なうことができるテス
ト機能を有する集積回路を提供することにある。
「発明の概要」
この発明は、1個の集積回路内の回路群を複数の回路ブ
ロン゛りに分割し、通常動作時に全体が正常動作し、テ
スト時には、回路ブロックごとにテストを行なうことが
できるようにしたものである。
ロン゛りに分割し、通常動作時に全体が正常動作し、テ
スト時には、回路ブロックごとにテストを行なうことが
できるようにしたものである。
この発明は、1個の集積回路内に、集積回路内の回路群
を複数の回路ブロックに分割した時の切替えケゞ−トを
回路群と共に形成し、切替えケ8−トに複数の回路ブロ
ックの1個を選択する信号を供給し、選択された回路ブ
ロックに対する集積回路内の他の回路ブロックからの入
力信号に代えて、集積回路の入力端子からのテストベク
トルの一部で切替えケゞ−トを介されたものを供給し、
他の回路ブロックに入力されるべき選択された回路ブロ
ックの出力信号な切替えゲートな介して他の回路ブロッ
クの出力に導き、選択された回路ブロックのテストを行
なうようにしたテスト機能を有する集積回路である。
を複数の回路ブロックに分割した時の切替えケゞ−トを
回路群と共に形成し、切替えケ8−トに複数の回路ブロ
ックの1個を選択する信号を供給し、選択された回路ブ
ロックに対する集積回路内の他の回路ブロックからの入
力信号に代えて、集積回路の入力端子からのテストベク
トルの一部で切替えケゞ−トを介されたものを供給し、
他の回路ブロックに入力されるべき選択された回路ブロ
ックの出力信号な切替えゲートな介して他の回路ブロッ
クの出力に導き、選択された回路ブロックのテストを行
なうようにしたテスト機能を有する集積回路である。
「実施例」
以下、この発明の一実施例について図面を参照して説明
する。第1図において、1は、LSI を示し、LSI
1内のランダムロジック回路が分割されてなる2個の回
路ブロック2A、2Bと入出力切替えゲート3とがLS
IIに形成されている。回路ブロック2Aは、入力端子
AI+及びAY と出力端子A Ol及びAXとを有し
、回路ブロック2Bは、入力端子BI2及びBYと出力
端子BO2及びBX とを有する。LSllには、外部
の端子として、人カク111子り、h及び出力端子01
.02が設けられると共に、テストモード信号TSTA
、TSTBの入力端子4A、4Bが設けられている。
する。第1図において、1は、LSI を示し、LSI
1内のランダムロジック回路が分割されてなる2個の回
路ブロック2A、2Bと入出力切替えゲート3とがLS
IIに形成されている。回路ブロック2Aは、入力端子
AI+及びAY と出力端子A Ol及びAXとを有し
、回路ブロック2Bは、入力端子BI2及びBYと出力
端子BO2及びBX とを有する。LSllには、外部
の端子として、人カク111子り、h及び出力端子01
.02が設けられると共に、テストモード信号TSTA
、TSTBの入力端子4A、4Bが設けられている。
入力端子II、I2及び出力端子01.02 と回路ブ
ロック2Aの入出力端子AI+、A○1及び回路ブロッ
ク2Bの入出力端子BI2.BO2との間に切替えゲー
ト3が挿入され、これと共に、回路ブロック2A及び回
路ブロック2B間に切替えデート3か挿入されている。
ロック2Aの入出力端子AI+、A○1及び回路ブロッ
ク2Bの入出力端子BI2.BO2との間に切替えゲー
ト3が挿入され、これと共に、回路ブロック2A及び回
路ブロック2B間に切替えデート3か挿入されている。
テストモード信号TSTA及びTSTBは、切替えケ8
−ト3に供給され、このテストモード信号TSTA、T
STBによって、通常動作時とテスト時との切替えがな
され、更に、テスト時における回路ブロック2A、2B
の選択がなされる。
−ト3に供給され、このテストモード信号TSTA、T
STBによって、通常動作時とテスト時との切替えがな
され、更に、テスト時における回路ブロック2A、2B
の選択がなされる。
切替えケゞ−ト3は、第2図に示す構成とされている。
テストモード信号TSTAが供給されるl端子4AがA
NDケゞ−ト5,17の入力端子に接続され、端子4A
がインバータ7.190夫々を介してAND)f+−)
6.18の人力端子に接続される。
NDケゞ−ト5,17の入力端子に接続され、端子4A
がインバータ7.190夫々を介してAND)f+−)
6.18の人力端子に接続される。
テストモード信号TSTBが供給される端子4BがAN
Dケゞ−ト9,13の入力端子に接続され、端子4Bが
インバータ11.15の夫々を介してANDケゝ−1−
10、14の人力端子に接続される。ANDケ”−1−
5,6の出力端子がORケゝ−ト8の入カ☆111i子
に接続され、ANDデー)9.’10の出力端子がOR
デート12の入力端子に接続され、ANDケ”−ト13
,14の出力端子がORケゝ−ト16の入力端子に接続
され、ANDケ”−)17.18の出力端子がORケ”
−ト20の人力端子に接続される。
Dケゞ−ト9,13の入力端子に接続され、端子4Bが
インバータ11.15の夫々を介してANDケゝ−1−
10、14の人力端子に接続される。ANDケ”−1−
5,6の出力端子がORケゝ−ト8の入カ☆111i子
に接続され、ANDデー)9.’10の出力端子がOR
デート12の入力端子に接続され、ANDケ”−ト13
,14の出力端子がORケゝ−ト16の入力端子に接続
され、ANDケ”−)17.18の出力端子がORケ”
−ト20の人力端子に接続される。
ANDゲート5には、入力端子I2が接続されると共に
、この入力端子■2が回路ブロック2Bの入力端子BI
2に接続される。ANDケゝ−トロには、回路ブロック
2Bの出力端子BXが接続され、ORケゝ−ト8の出力
端子が回路ブロック2Aの入力端子AY及びANDケゞ
−ト90入力端子に接続される。
、この入力端子■2が回路ブロック2Bの入力端子BI
2に接続される。ANDケゝ−トロには、回路ブロック
2Bの出力端子BXが接続され、ORケゝ−ト8の出力
端子が回路ブロック2Aの入力端子AY及びANDケゞ
−ト90入力端子に接続される。
ANDデート10には、回路ブロック2Aの出力端子A
O+が接続され、ORケゞ−ト12の出力端子が出力端
子01に接続される。
O+が接続され、ORケゞ−ト12の出力端子が出力端
子01に接続される。
ANI))f″−ト13には、入力端子■1が接続され
ると共に、この入力端子I+が回路ブロック2Aの入力
端子AI+に接続される。ANDケゝ−ト14には、回
路ブロック2Aの出力端子AXが接続され、OR’y’
−ト16の出力りh1子が回路ブロック2Bの入力端子
BY及びANDゲート17の入力端子に接続される。A
NDケゞ−ト18には、回路ブロック2Bの出力端子B
O2が接続され、ORケ’−ト20の出力節11子が出
力端子02に接続される。
ると共に、この入力端子I+が回路ブロック2Aの入力
端子AI+に接続される。ANDケゝ−ト14には、回
路ブロック2Aの出力端子AXが接続され、OR’y’
−ト16の出力りh1子が回路ブロック2Bの入力端子
BY及びANDゲート17の入力端子に接続される。A
NDケゞ−ト18には、回路ブロック2Bの出力端子B
O2が接続され、ORケ’−ト20の出力節11子が出
力端子02に接続される。
上述の切替えr−1−3は、端子間の接続をテストモー
ド信号TSTA、TSTBによって切替えるものである
。通常動作時では、テストモード信号TSTA、TST
Bの両者が共にL(ローレベル)とされる。したがって
、ANDデート5,9,13゜17が禁止状態となり、
AND r−トロ、10゜14.18が通過状態となる
。これによって、第3図Aの等何回路で示すように、入
力端子I+ 及び回路ブロック2Aの入力端子A I
1並びに入力端子I2及び回路ブロック2Bの入力端子
BT2が接続される。また、ANDr−ト14及びOR
ケゞ−ト16を介して端子AX及び端子BY間が接続さ
れると共に、ANDケゝ−トロ及びORケゞ−ト8を介
して端子BX及び端子AY間が接続される。更に、回路
ブロック2Aの出力端子AOIがAND)f″−ト10
及びORケゞ−ト12を介して出力端子01に接続され
、回路ブロック2Bの出力端子BO2がANDゲート1
8及び0R)f″’−ト20を介して出力端子o2に接
続される。この通常動作時では、LSllの入力端子1
、及びI2から供給される2ビツトのディジタル信号が
回路ブロック2A及び2Bの論理により処理され、出力
端子01及び02に取り出される。
ド信号TSTA、TSTBによって切替えるものである
。通常動作時では、テストモード信号TSTA、TST
Bの両者が共にL(ローレベル)とされる。したがって
、ANDデート5,9,13゜17が禁止状態となり、
AND r−トロ、10゜14.18が通過状態となる
。これによって、第3図Aの等何回路で示すように、入
力端子I+ 及び回路ブロック2Aの入力端子A I
1並びに入力端子I2及び回路ブロック2Bの入力端子
BT2が接続される。また、ANDr−ト14及びOR
ケゞ−ト16を介して端子AX及び端子BY間が接続さ
れると共に、ANDケゝ−トロ及びORケゞ−ト8を介
して端子BX及び端子AY間が接続される。更に、回路
ブロック2Aの出力端子AOIがAND)f″−ト10
及びORケゞ−ト12を介して出力端子01に接続され
、回路ブロック2Bの出力端子BO2がANDゲート1
8及び0R)f″’−ト20を介して出力端子o2に接
続される。この通常動作時では、LSllの入力端子1
、及びI2から供給される2ビツトのディジタル信号が
回路ブロック2A及び2Bの論理により処理され、出力
端子01及び02に取り出される。
テスト動作時には、テストモード信号TSTA。
TSTBの一方がLとされる。回路ブロック2Aのテス
トを行なう場合では、(TSTA=H(高レベル)。
トを行なう場合では、(TSTA=H(高レベル)。
TSTB=L)とされると共に、入力端子■1 及びI
2にテストベクトルが供給される。この入力端子I2に
は、回路ブロック2Bの出力端子BX に出力されるデ
ィジタル信号と対応するテストベクトルが供給される。
2にテストベクトルが供給される。この入力端子I2に
は、回路ブロック2Bの出力端子BX に出力されるデ
ィジタル信号と対応するテストベクトルが供給される。
(TSTA=H,TSTB=L)の時には、AND’7
+−トロ、18,9.13が禁止状愈となり、ANDケ
ゞ−ト5,17,10.14が通過状態となる。
+−トロ、18,9.13が禁止状愈となり、ANDケ
ゞ−ト5,17,10.14が通過状態となる。
したがって、第3図Bの等何回路に示すように、入力端
子I+及び端子A I +が接続され、出力端子AO+
及び出力端子o1が接続され、入力端子I2がANDケ
ゝ−ト5及びORゲート8を介して端子AYに接続され
、端子AXがANDケゞ−ト14 、 oR&″′−)
16.AND)f+−)1γ及び0R)f″−ト20
を介して出力端子02に接続される。回路ブロック2B
の入力端子BI2及びBYが夫々入力端子I2及び回路
ブロック2Aの出力端子AXと接続されるが、回路ブロ
ック2Bからは、何等、出力が取り出されず、この入力
は、無視できる。第3図Bから明がなように、入力端子
■1及び”I2がらテストベクトルを供給し、出力端子
o1及び02からの出力を期待値と照合するこ七により
、LSI1内の回路ブロック2Aの単独のテストを行な
うことができる。
子I+及び端子A I +が接続され、出力端子AO+
及び出力端子o1が接続され、入力端子I2がANDケ
ゝ−ト5及びORゲート8を介して端子AYに接続され
、端子AXがANDケゞ−ト14 、 oR&″′−)
16.AND)f+−)1γ及び0R)f″−ト20
を介して出力端子02に接続される。回路ブロック2B
の入力端子BI2及びBYが夫々入力端子I2及び回路
ブロック2Aの出力端子AXと接続されるが、回路ブロ
ック2Bからは、何等、出力が取り出されず、この入力
は、無視できる。第3図Bから明がなように、入力端子
■1及び”I2がらテストベクトルを供給し、出力端子
o1及び02からの出力を期待値と照合するこ七により
、LSI1内の回路ブロック2Aの単独のテストを行な
うことができる。
(TSTA=L、TSTB=H)の時には、入力端子■
1及びI2にテストベクトルが供給され、LSI’i内
の回路ブロック2Bのテストが行なわれる。入力端子1
1には、回路ブロック2Aの出力端子AXがら出力され
るディジタル信号と対応するテストベクトルが供給され
る。
1及びI2にテストベクトルが供給され、LSI’i内
の回路ブロック2Bのテストが行なわれる。入力端子1
1には、回路ブロック2Aの出力端子AXがら出力され
るディジタル信号と対応するテストベクトルが供給され
る。
この時は、ANDゲー)5.17 、10.14カ禁止
状態となり、ANDゲート6.18,9.13が通過状
態となる。しだがって、第3図Cの等何回路に示すよう
に、入力端子■2が入力端子BI2に接続され、出力端
子BO2が出力端子o2に接続され、回路ブロック2B
の出力端子BXがANDゲート6、ORゲー)8 、A
NDゲート9及びORゲート12を介して出力端子01
に接続され、入力端子■1がANDゲート13及びOR
ゲート16を介して回路ブロック2Bの入力端子BYに
接続される。回路ブロック2Aの入力端子AI+及びA
Yが夫々入力端子I+及び回路ブロック2Bの出力端子
BXと接続されるが、回路ブロック2Aからは、何等、
出力が取シ出されず、この入力は、無視できる。この第
3図Cから明かなように、入力端子I+及びI2からテ
ストベクトルを供給し、出力端子01及び02からの出
力を期待値と照合することにより、LSI1内の回路ブ
ロック2Bの単独のテストを行なうことができる。
状態となり、ANDゲート6.18,9.13が通過状
態となる。しだがって、第3図Cの等何回路に示すよう
に、入力端子■2が入力端子BI2に接続され、出力端
子BO2が出力端子o2に接続され、回路ブロック2B
の出力端子BXがANDゲート6、ORゲー)8 、A
NDゲート9及びORゲート12を介して出力端子01
に接続され、入力端子■1がANDゲート13及びOR
ゲート16を介して回路ブロック2Bの入力端子BYに
接続される。回路ブロック2Aの入力端子AI+及びA
Yが夫々入力端子I+及び回路ブロック2Bの出力端子
BXと接続されるが、回路ブロック2Aからは、何等、
出力が取シ出されず、この入力は、無視できる。この第
3図Cから明かなように、入力端子I+及びI2からテ
ストベクトルを供給し、出力端子01及び02からの出
力を期待値と照合することにより、LSI1内の回路ブ
ロック2Bの単独のテストを行なうことができる。
「応用例」
上述の一実施例と異なり、LSI内の回路群を3他の回
路ブロックとの間で信号の授受が行なわれるようにして
も良い。また、回路ブロック間の信号の入出力がなされ
る端子の数は、LSIの入力端子の数よりも多くならな
いことが望ましい。したかって、ブロック間の信号線の
本数がなるべく少なくするように、LSI内の回路群を
複数の回路ブロックに分割することにより、、LSIの
端子の個数の増大を抑えることができる。更に、テスト
ベクトルをシリアルに入力してLSIの内部でパラレル
データに変換するようにしても良い。
路ブロックとの間で信号の授受が行なわれるようにして
も良い。また、回路ブロック間の信号の入出力がなされ
る端子の数は、LSIの入力端子の数よりも多くならな
いことが望ましい。したかって、ブロック間の信号線の
本数がなるべく少なくするように、LSI内の回路群を
複数の回路ブロックに分割することにより、、LSIの
端子の個数の増大を抑えることができる。更に、テスト
ベクトルをシリアルに入力してLSIの内部でパラレル
データに変換するようにしても良い。
「発明の効果」
この発明に依れば、集積回路内の回路群を複数に分割し
て々る回路ブロックごとにテストを行なうことができる
。したがって、テストベクトルは、各回路ブロックごと
に発生すれば良く、テストベクトルが長大となることを
防止でき、テストに要する時間を短縮化することができ
る。また、故障検出率の低下を防止でき、更に、期待値
を形成するための論理/ユミレーンヨンが簡単となる利
点がある。
て々る回路ブロックごとにテストを行なうことができる
。したがって、テストベクトルは、各回路ブロックごと
に発生すれば良く、テストベクトルが長大となることを
防止でき、テストに要する時間を短縮化することができ
る。また、故障検出率の低下を防止でき、更に、期待値
を形成するための論理/ユミレーンヨンが簡単となる利
点がある。
第1図はこの発明の一実施例のブロック図、第2図はこ
の発明の一実施例における切替えデートの接続図、第3
図はこの発明の一実施例の動作説明に用いる等何回路の
ブロック図である。 1 ・・・・・ LSI、2A、2B・・ ・・・・回
路ブロック、3・・・・ 切替えゲート、4A、4B・
−・テストモード信号の入力端子。 代理人 杉 浦 正 知 第1図 第3図
の発明の一実施例における切替えデートの接続図、第3
図はこの発明の一実施例の動作説明に用いる等何回路の
ブロック図である。 1 ・・・・・ LSI、2A、2B・・ ・・・・回
路ブロック、3・・・・ 切替えゲート、4A、4B・
−・テストモード信号の入力端子。 代理人 杉 浦 正 知 第1図 第3図
Claims (1)
- 1個の集積回路内に、この集積回路内の回路群を複数の
回路ブロックに分割した時の切替えデートを上記回路群
と共に形成し、上記切替えデートに上記複数の回路ブロ
ックの1個を選択する信号を供給し、この選択された回
路ブロックに対する上記集積回路内の他の回路ブロック
からの入力信号に代えて、上記集積回路の入力端子から
のテストベクトルの一部で上記切替えデートを介された
ものを供給し、上記他の回路ブロックに人力されるべき
上記選択された回路ブロックの出力信号を上記切替えテ
ートを介して上記他の回路ブロックの出力に導き、上記
選択された回路ブロックのテストを行なうようにしたテ
スト機能を有する集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59004560A JPS60148138A (ja) | 1984-01-13 | 1984-01-13 | テスト機能を有する集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59004560A JPS60148138A (ja) | 1984-01-13 | 1984-01-13 | テスト機能を有する集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60148138A true JPS60148138A (ja) | 1985-08-05 |
JPH0583877B2 JPH0583877B2 (ja) | 1993-11-29 |
Family
ID=11587425
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59004560A Granted JPS60148138A (ja) | 1984-01-13 | 1984-01-13 | テスト機能を有する集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60148138A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62228226A (ja) * | 1986-02-05 | 1987-10-07 | ユニリ−バ− ナ−ムロ−ゼ ベンノ−トシヤ−プ | マ−ガリン脂肪およびその製造方法 |
JPS6348854A (ja) * | 1986-08-19 | 1988-03-01 | Toshiba Corp | システムlsi |
US4754215A (en) * | 1985-11-06 | 1988-06-28 | Nec Corporation | Self-diagnosable integrated circuit device capable of testing sequential circuit elements |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5537924A (en) * | 1978-09-11 | 1980-03-17 | Nec Corp | Integrated circuit |
-
1984
- 1984-01-13 JP JP59004560A patent/JPS60148138A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5537924A (en) * | 1978-09-11 | 1980-03-17 | Nec Corp | Integrated circuit |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4754215A (en) * | 1985-11-06 | 1988-06-28 | Nec Corporation | Self-diagnosable integrated circuit device capable of testing sequential circuit elements |
JPS62228226A (ja) * | 1986-02-05 | 1987-10-07 | ユニリ−バ− ナ−ムロ−ゼ ベンノ−トシヤ−プ | マ−ガリン脂肪およびその製造方法 |
JPS6348854A (ja) * | 1986-08-19 | 1988-03-01 | Toshiba Corp | システムlsi |
Also Published As
Publication number | Publication date |
---|---|
JPH0583877B2 (ja) | 1993-11-29 |
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