JPS60148138A - テスト機能を有する集積回路 - Google Patents
テスト機能を有する集積回路Info
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- JPS60148138A JPS60148138A JP59004560A JP456084A JPS60148138A JP S60148138 A JPS60148138 A JP S60148138A JP 59004560 A JP59004560 A JP 59004560A JP 456084 A JP456084 A JP 456084A JP S60148138 A JPS60148138 A JP S60148138A
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- JP
- Japan
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- circuit
- output
- circuit block
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、ＬＳＩなどの大規模集積回路に適用される
テスト機能を有する集積回路に関する。
テスト機能を有する集積回路に関する。
「背景技術とその問題点」
ＬＳＩの故障を検出するために、不良箇所を検出するだ
めのディジタルパターン信号であるテストベクトルが用
いられる。テストベクトルは、ピットパターンが所定の
モードで変化する系列であって、テストベクトルの量は
、デート規模の増加に伴い著しく増加する。したがって
、超ＬＳＩ のような大規模集積回路を設計するうえで
、テストベクトルのビット数、ビットパターンの種類が
膨大となり、テストベクトルの発生のために多大の労力
が必要となる問題点があった。また、テストベクトルの
長さは、測定時間、測定装置などの制約により、あまり
長大にできず、その結果としてＬＳＩの故障検出率が低
下し、更に、テストベクトルと対応する期待値を形成す
る論理ンユミレー／ヨンが面倒となる問題が生じた。
めのディジタルパターン信号であるテストベクトルが用
いられる。テストベクトルは、ピットパターンが所定の
モードで変化する系列であって、テストベクトルの量は
、デート規模の増加に伴い著しく増加する。したがって
、超ＬＳＩ のような大規模集積回路を設計するうえで
、テストベクトルのビット数、ビットパターンの種類が
膨大となり、テストベクトルの発生のために多大の労力
が必要となる問題点があった。また、テストベクトルの
長さは、測定時間、測定装置などの制約により、あまり
長大にできず、その結果としてＬＳＩの故障検出率が低
下し、更に、テストベクトルと対応する期待値を形成す
る論理ンユミレー／ヨンが面倒となる問題が生じた。
「発明の目的」
したがって、この発明の目的は、テストベクトルの発生
が容易で、ＬＳＩの故障検出率の低下を生ぜず、更に、
論理ンユミンーンヨンを簡単に行なうことができるテス
ト機能を有する集積回路を提供することにある。
が容易で、ＬＳＩの故障検出率の低下を生ぜず、更に、
論理ンユミンーンヨンを簡単に行なうことができるテス
ト機能を有する集積回路を提供することにある。
「発明の概要」
この発明は、１個の集積回路内の回路群を複数の回路ブ
ロン゛りに分割し、通常動作時に全体が正常動作し、テ
スト時には、回路ブロックごとにテストを行なうことが
できるようにしたものである。
ロン゛りに分割し、通常動作時に全体が正常動作し、テ
スト時には、回路ブロックごとにテストを行なうことが
できるようにしたものである。
この発明は、１個の集積回路内に、集積回路内の回路群
を複数の回路ブロックに分割した時の切替えケゞ−トを
回路群と共に形成し、切替えケ８−トに複数の回路ブロ
ックの１個を選択する信号を供給し、選択された回路ブ
ロックに対する集積回路内の他の回路ブロックからの入
力信号に代えて、集積回路の入力端子からのテストベク
トルの一部で切替えケゞ−トを介されたものを供給し、
他の回路ブロックに入力されるべき選択された回路ブロ
ックの出力信号な切替えゲートな介して他の回路ブロッ
クの出力に導き、選択された回路ブロックのテストを行
なうようにしたテスト機能を有する集積回路である。
を複数の回路ブロックに分割した時の切替えケゞ−トを
回路群と共に形成し、切替えケ８−トに複数の回路ブロ
ックの１個を選択する信号を供給し、選択された回路ブ
ロックに対する集積回路内の他の回路ブロックからの入
力信号に代えて、集積回路の入力端子からのテストベク
トルの一部で切替えケゞ−トを介されたものを供給し、
他の回路ブロックに入力されるべき選択された回路ブロ
ックの出力信号な切替えゲートな介して他の回路ブロッ
クの出力に導き、選択された回路ブロックのテストを行
なうようにしたテスト機能を有する集積回路である。
「実施例」
以下、この発明の一実施例について図面を参照して説明
する。第１図において、１は、ＬＳＩ を示し、ＬＳＩ
１内のランダムロジック回路が分割されてなる２個の回
路ブロック２Ａ、２Ｂと入出力切替えゲート３とがＬＳ
ＩＩに形成されている。回路ブロック２Ａは、入力端子
ＡＩ＋及びＡＹ と出力端子Ａ Ｏｌ及びＡＸとを有し
、回路ブロック２Ｂは、入力端子ＢＩ２及びＢＹと出力
端子ＢＯ２及びＢＸ とを有する。ＬＳｌｌには、外部
の端子として、人カク１１１子り、ｈ及び出力端子０１
．０２が設けられると共に、テストモード信号ＴＳＴＡ
、ＴＳＴＢの入力端子４Ａ、４Ｂが設けられている。
する。第１図において、１は、ＬＳＩ を示し、ＬＳＩ
１内のランダムロジック回路が分割されてなる２個の回
路ブロック２Ａ、２Ｂと入出力切替えゲート３とがＬＳ
ＩＩに形成されている。回路ブロック２Ａは、入力端子
ＡＩ＋及びＡＹ と出力端子Ａ Ｏｌ及びＡＸとを有し
、回路ブロック２Ｂは、入力端子ＢＩ２及びＢＹと出力
端子ＢＯ２及びＢＸ とを有する。ＬＳｌｌには、外部
の端子として、人カク１１１子り、ｈ及び出力端子０１
．０２が設けられると共に、テストモード信号ＴＳＴＡ
、ＴＳＴＢの入力端子４Ａ、４Ｂが設けられている。
入力端子ＩＩ、Ｉ２及び出力端子０１．０２ と回路ブ
ロック２Ａの入出力端子ＡＩ＋、Ａ○１及び回路ブロッ
ク２Ｂの入出力端子ＢＩ２．ＢＯ２との間に切替えゲー
ト３が挿入され、これと共に、回路ブロック２Ａ及び回
路ブロック２Ｂ間に切替えデート３か挿入されている。
ロック２Ａの入出力端子ＡＩ＋、Ａ○１及び回路ブロッ
ク２Ｂの入出力端子ＢＩ２．ＢＯ２との間に切替えゲー
ト３が挿入され、これと共に、回路ブロック２Ａ及び回
路ブロック２Ｂ間に切替えデート３か挿入されている。
テストモード信号ＴＳＴＡ及びＴＳＴＢは、切替えケ８
−ト３に供給され、このテストモード信号ＴＳＴＡ、Ｔ
ＳＴＢによって、通常動作時とテスト時との切替えがな
され、更に、テスト時における回路ブロック２Ａ、２Ｂ
の選択がなされる。
−ト３に供給され、このテストモード信号ＴＳＴＡ、Ｔ
ＳＴＢによって、通常動作時とテスト時との切替えがな
され、更に、テスト時における回路ブロック２Ａ、２Ｂ
の選択がなされる。
切替えケゞ−ト３は、第２図に示す構成とされている。
テストモード信号ＴＳＴＡが供給されるｌ端子４ＡがＡ
ＮＤケゞ−ト５，１７の入力端子に接続され、端子４Ａ
がインバータ７．１９０夫々を介してＡＮＤ）ｆ＋−）
６．１８の人力端子に接続される。
ＮＤケゞ−ト５，１７の入力端子に接続され、端子４Ａ
がインバータ７．１９０夫々を介してＡＮＤ）ｆ＋−）
６．１８の人力端子に接続される。
テストモード信号ＴＳＴＢが供給される端子４ＢがＡＮ
Ｄケゞ−ト９，１３の入力端子に接続され、端子４Ｂが
インバータ１１．１５の夫々を介してＡＮＤケゝ−１−
１０、１４の人力端子に接続される。ＡＮＤケ”−１−
５，６の出力端子がＯＲケゝ−ト８の入カ☆１１１ｉ子
に接続され、ＡＮＤデー）９．’１０の出力端子がＯＲ
デート１２の入力端子に接続され、ＡＮＤケ”−ト１３
，１４の出力端子がＯＲケゝ−ト１６の入力端子に接続
され、ＡＮＤケ”−）１７．１８の出力端子がＯＲケ”
−ト２０の人力端子に接続される。
Ｄケゞ−ト９，１３の入力端子に接続され、端子４Ｂが
インバータ１１．１５の夫々を介してＡＮＤケゝ−１−
１０、１４の人力端子に接続される。ＡＮＤケ”−１−
５，６の出力端子がＯＲケゝ−ト８の入カ☆１１１ｉ子
に接続され、ＡＮＤデー）９．’１０の出力端子がＯＲ
デート１２の入力端子に接続され、ＡＮＤケ”−ト１３
，１４の出力端子がＯＲケゝ−ト１６の入力端子に接続
され、ＡＮＤケ”−）１７．１８の出力端子がＯＲケ”
−ト２０の人力端子に接続される。
ＡＮＤゲート５には、入力端子Ｉ２が接続されると共に
、この入力端子■２が回路ブロック２Ｂの入力端子ＢＩ
２に接続される。ＡＮＤケゝ−トロには、回路ブロック
２Ｂの出力端子ＢＸが接続され、ＯＲケゝ−ト８の出力
端子が回路ブロック２Ａの入力端子ＡＹ及びＡＮＤケゞ
−ト９０入力端子に接続される。
、この入力端子■２が回路ブロック２Ｂの入力端子ＢＩ
２に接続される。ＡＮＤケゝ−トロには、回路ブロック
２Ｂの出力端子ＢＸが接続され、ＯＲケゝ−ト８の出力
端子が回路ブロック２Ａの入力端子ＡＹ及びＡＮＤケゞ
−ト９０入力端子に接続される。
ＡＮＤデート１０には、回路ブロック２Ａの出力端子Ａ
Ｏ＋が接続され、ＯＲケゞ−ト１２の出力端子が出力端
子０１に接続される。
Ｏ＋が接続され、ＯＲケゞ−ト１２の出力端子が出力端
子０１に接続される。
ＡＮＩ））ｆ″−ト１３には、入力端子■１が接続され
ると共に、この入力端子Ｉ＋が回路ブロック２Ａの入力
端子ＡＩ＋に接続される。ＡＮＤケゝ−ト１４には、回
路ブロック２Ａの出力端子ＡＸが接続され、ＯＲ’ｙ’
−ト１６の出力りｈ１子が回路ブロック２Ｂの入力端子
ＢＹ及びＡＮＤゲート１７の入力端子に接続される。Ａ
ＮＤケゞ−ト１８には、回路ブロック２Ｂの出力端子Ｂ
Ｏ２が接続され、ＯＲケ’−ト２０の出力節１１子が出
力端子０２に接続される。
ると共に、この入力端子Ｉ＋が回路ブロック２Ａの入力
端子ＡＩ＋に接続される。ＡＮＤケゝ−ト１４には、回
路ブロック２Ａの出力端子ＡＸが接続され、ＯＲ’ｙ’
−ト１６の出力りｈ１子が回路ブロック２Ｂの入力端子
ＢＹ及びＡＮＤゲート１７の入力端子に接続される。Ａ
ＮＤケゞ−ト１８には、回路ブロック２Ｂの出力端子Ｂ
Ｏ２が接続され、ＯＲケ’−ト２０の出力節１１子が出
力端子０２に接続される。
上述の切替えｒ−１−３は、端子間の接続をテストモー
ド信号ＴＳＴＡ、ＴＳＴＢによって切替えるものである
。通常動作時では、テストモード信号ＴＳＴＡ、ＴＳＴ
Ｂの両者が共にＬ（ローレベル）とされる。したがって
、ＡＮＤデート５，９，１３゜１７が禁止状態となり、
ＡＮＤ ｒ−トロ、１０゜１４．１８が通過状態となる
。これによって、第３図Ａの等何回路で示すように、入
力端子Ｉ＋ 及び回路ブロック２Ａの入力端子Ａ Ｉ
１並びに入力端子Ｉ２及び回路ブロック２Ｂの入力端子
ＢＴ２が接続される。また、ＡＮＤｒ−ト１４及びＯＲ
ケゞ−ト１６を介して端子ＡＸ及び端子ＢＹ間が接続さ
れると共に、ＡＮＤケゝ−トロ及びＯＲケゞ−ト８を介
して端子ＢＸ及び端子ＡＹ間が接続される。更に、回路
ブロック２Ａの出力端子ＡＯＩがＡＮＤ）ｆ″−ト１０
及びＯＲケゞ−ト１２を介して出力端子０１に接続され
、回路ブロック２Ｂの出力端子ＢＯ２がＡＮＤゲート１
８及び０Ｒ）ｆ″’−ト２０を介して出力端子ｏ２に接
続される。この通常動作時では、ＬＳｌｌの入力端子１
、及びＩ２から供給される２ビツトのディジタル信号が
回路ブロック２Ａ及び２Ｂの論理により処理され、出力
端子０１及び０２に取り出される。
ド信号ＴＳＴＡ、ＴＳＴＢによって切替えるものである
。通常動作時では、テストモード信号ＴＳＴＡ、ＴＳＴ
Ｂの両者が共にＬ（ローレベル）とされる。したがって
、ＡＮＤデート５，９，１３゜１７が禁止状態となり、
ＡＮＤ ｒ−トロ、１０゜１４．１８が通過状態となる
。これによって、第３図Ａの等何回路で示すように、入
力端子Ｉ＋ 及び回路ブロック２Ａの入力端子Ａ Ｉ
１並びに入力端子Ｉ２及び回路ブロック２Ｂの入力端子
ＢＴ２が接続される。また、ＡＮＤｒ−ト１４及びＯＲ
ケゞ−ト１６を介して端子ＡＸ及び端子ＢＹ間が接続さ
れると共に、ＡＮＤケゝ−トロ及びＯＲケゞ−ト８を介
して端子ＢＸ及び端子ＡＹ間が接続される。更に、回路
ブロック２Ａの出力端子ＡＯＩがＡＮＤ）ｆ″−ト１０
及びＯＲケゞ−ト１２を介して出力端子０１に接続され
、回路ブロック２Ｂの出力端子ＢＯ２がＡＮＤゲート１
８及び０Ｒ）ｆ″’−ト２０を介して出力端子ｏ２に接
続される。この通常動作時では、ＬＳｌｌの入力端子１
、及びＩ２から供給される２ビツトのディジタル信号が
回路ブロック２Ａ及び２Ｂの論理により処理され、出力
端子０１及び０２に取り出される。
テスト動作時には、テストモード信号ＴＳＴＡ。
ＴＳＴＢの一方がＬとされる。回路ブロック２Ａのテス
トを行なう場合では、（ＴＳＴＡ＝Ｈ（高レベル）。
トを行なう場合では、（ＴＳＴＡ＝Ｈ（高レベル）。
ＴＳＴＢ＝Ｌ）とされると共に、入力端子■１ 及びＩ
２にテストベクトルが供給される。この入力端子Ｉ２に
は、回路ブロック２Ｂの出力端子ＢＸ に出力されるデ
ィジタル信号と対応するテストベクトルが供給される。
２にテストベクトルが供給される。この入力端子Ｉ２に
は、回路ブロック２Ｂの出力端子ＢＸ に出力されるデ
ィジタル信号と対応するテストベクトルが供給される。
（ＴＳＴＡ＝Ｈ，ＴＳＴＢ＝Ｌ）の時には、ＡＮＤ’７
＋−トロ、１８，９．１３が禁止状愈となり、ＡＮＤケ
ゞ−ト５，１７，１０．１４が通過状態となる。
＋−トロ、１８，９．１３が禁止状愈となり、ＡＮＤケ
ゞ−ト５，１７，１０．１４が通過状態となる。
したがって、第３図Ｂの等何回路に示すように、入力端
子Ｉ＋及び端子Ａ Ｉ ＋が接続され、出力端子ＡＯ＋
及び出力端子ｏ１が接続され、入力端子Ｉ２がＡＮＤケ
ゝ−ト５及びＯＲゲート８を介して端子ＡＹに接続され
、端子ＡＸがＡＮＤケゞ−ト１４ 、 ｏＲ＆″′−）
１６．ＡＮＤ）ｆ＋−）１γ及び０Ｒ）ｆ″−ト２０
を介して出力端子０２に接続される。回路ブロック２Ｂ
の入力端子ＢＩ２及びＢＹが夫々入力端子Ｉ２及び回路
ブロック２Ａの出力端子ＡＸと接続されるが、回路ブロ
ック２Ｂからは、何等、出力が取り出されず、この入力
は、無視できる。第３図Ｂから明がなように、入力端子
■１及び”Ｉ２がらテストベクトルを供給し、出力端子
ｏ１及び０２からの出力を期待値と照合するこ七により
、ＬＳＩ１内の回路ブロック２Ａの単独のテストを行な
うことができる。
子Ｉ＋及び端子Ａ Ｉ ＋が接続され、出力端子ＡＯ＋
及び出力端子ｏ１が接続され、入力端子Ｉ２がＡＮＤケ
ゝ−ト５及びＯＲゲート８を介して端子ＡＹに接続され
、端子ＡＸがＡＮＤケゞ−ト１４ 、 ｏＲ＆″′−）
１６．ＡＮＤ）ｆ＋−）１γ及び０Ｒ）ｆ″−ト２０
を介して出力端子０２に接続される。回路ブロック２Ｂ
の入力端子ＢＩ２及びＢＹが夫々入力端子Ｉ２及び回路
ブロック２Ａの出力端子ＡＸと接続されるが、回路ブロ
ック２Ｂからは、何等、出力が取り出されず、この入力
は、無視できる。第３図Ｂから明がなように、入力端子
■１及び”Ｉ２がらテストベクトルを供給し、出力端子
ｏ１及び０２からの出力を期待値と照合するこ七により
、ＬＳＩ１内の回路ブロック２Ａの単独のテストを行な
うことができる。
（ＴＳＴＡ＝Ｌ、ＴＳＴＢ＝Ｈ）の時には、入力端子■
１及びＩ２にテストベクトルが供給され、ＬＳＩ’ｉ内
の回路ブロック２Ｂのテストが行なわれる。入力端子１
１には、回路ブロック２Ａの出力端子ＡＸがら出力され
るディジタル信号と対応するテストベクトルが供給され
る。
１及びＩ２にテストベクトルが供給され、ＬＳＩ’ｉ内
の回路ブロック２Ｂのテストが行なわれる。入力端子１
１には、回路ブロック２Ａの出力端子ＡＸがら出力され
るディジタル信号と対応するテストベクトルが供給され
る。
この時は、ＡＮＤゲー）５．１７ 、１０．１４カ禁止
状態となり、ＡＮＤゲート６．１８，９．１３が通過状
態となる。しだがって、第３図Ｃの等何回路に示すよう
に、入力端子■２が入力端子ＢＩ２に接続され、出力端
子ＢＯ２が出力端子ｏ２に接続され、回路ブロック２Ｂ
の出力端子ＢＸがＡＮＤゲート６、ＯＲゲー）８ 、Ａ
ＮＤゲート９及びＯＲゲート１２を介して出力端子０１
に接続され、入力端子■１がＡＮＤゲート１３及びＯＲ
ゲート１６を介して回路ブロック２Ｂの入力端子ＢＹに
接続される。回路ブロック２Ａの入力端子ＡＩ＋及びＡ
Ｙが夫々入力端子Ｉ＋及び回路ブロック２Ｂの出力端子
ＢＸと接続されるが、回路ブロック２Ａからは、何等、
出力が取シ出されず、この入力は、無視できる。この第
３図Ｃから明かなように、入力端子Ｉ＋及びＩ２からテ
ストベクトルを供給し、出力端子０１及び０２からの出
力を期待値と照合することにより、ＬＳＩ１内の回路ブ
ロック２Ｂの単独のテストを行なうことができる。
状態となり、ＡＮＤゲート６．１８，９．１３が通過状
態となる。しだがって、第３図Ｃの等何回路に示すよう
に、入力端子■２が入力端子ＢＩ２に接続され、出力端
子ＢＯ２が出力端子ｏ２に接続され、回路ブロック２Ｂ
の出力端子ＢＸがＡＮＤゲート６、ＯＲゲー）８ 、Ａ
ＮＤゲート９及びＯＲゲート１２を介して出力端子０１
に接続され、入力端子■１がＡＮＤゲート１３及びＯＲ
ゲート１６を介して回路ブロック２Ｂの入力端子ＢＹに
接続される。回路ブロック２Ａの入力端子ＡＩ＋及びＡ
Ｙが夫々入力端子Ｉ＋及び回路ブロック２Ｂの出力端子
ＢＸと接続されるが、回路ブロック２Ａからは、何等、
出力が取シ出されず、この入力は、無視できる。この第
３図Ｃから明かなように、入力端子Ｉ＋及びＩ２からテ
ストベクトルを供給し、出力端子０１及び０２からの出
力を期待値と照合することにより、ＬＳＩ１内の回路ブ
ロック２Ｂの単独のテストを行なうことができる。
「応用例」
上述の一実施例と異なり、ＬＳＩ内の回路群を３他の回
路ブロックとの間で信号の授受が行なわれるようにして
も良い。また、回路ブロック間の信号の入出力がなされ
る端子の数は、ＬＳＩの入力端子の数よりも多くならな
いことが望ましい。したかって、ブロック間の信号線の
本数がなるべく少なくするように、ＬＳＩ内の回路群を
複数の回路ブロックに分割することにより、、ＬＳＩの
端子の個数の増大を抑えることができる。更に、テスト
ベクトルをシリアルに入力してＬＳＩの内部でパラレル
データに変換するようにしても良い。
路ブロックとの間で信号の授受が行なわれるようにして
も良い。また、回路ブロック間の信号の入出力がなされ
る端子の数は、ＬＳＩの入力端子の数よりも多くならな
いことが望ましい。したかって、ブロック間の信号線の
本数がなるべく少なくするように、ＬＳＩ内の回路群を
複数の回路ブロックに分割することにより、、ＬＳＩの
端子の個数の増大を抑えることができる。更に、テスト
ベクトルをシリアルに入力してＬＳＩの内部でパラレル
データに変換するようにしても良い。
「発明の効果」
この発明に依れば、集積回路内の回路群を複数に分割し
て々る回路ブロックごとにテストを行なうことができる
。したがって、テストベクトルは、各回路ブロックごと
に発生すれば良く、テストベクトルが長大となることを
防止でき、テストに要する時間を短縮化することができ
る。また、故障検出率の低下を防止でき、更に、期待値
を形成するための論理／ユミレーンヨンが簡単となる利
点がある。
て々る回路ブロックごとにテストを行なうことができる
。したがって、テストベクトルは、各回路ブロックごと
に発生すれば良く、テストベクトルが長大となることを
防止でき、テストに要する時間を短縮化することができ
る。また、故障検出率の低下を防止でき、更に、期待値
を形成するための論理／ユミレーンヨンが簡単となる利
点がある。
第１図はこの発明の一実施例のブロック図、第２図はこ
の発明の一実施例における切替えデートの接続図、第３
図はこの発明の一実施例の動作説明に用いる等何回路の
ブロック図である。 １ ・・・・・ ＬＳＩ、２Ａ、２Ｂ・・ ・・・・回
路ブロック、３・・・・ 切替えゲート、４Ａ、４Ｂ・
−・テストモード信号の入力端子。 代理人 杉 浦 正 知 第１図 第３図
の発明の一実施例における切替えデートの接続図、第３
図はこの発明の一実施例の動作説明に用いる等何回路の
ブロック図である。 １ ・・・・・ ＬＳＩ、２Ａ、２Ｂ・・ ・・・・回
路ブロック、３・・・・ 切替えゲート、４Ａ、４Ｂ・
−・テストモード信号の入力端子。 代理人 杉 浦 正 知 第１図 第３図
Claims (1)
- １個の集積回路内に、この集積回路内の回路群を複数の
回路ブロックに分割した時の切替えデートを上記回路群
と共に形成し、上記切替えデートに上記複数の回路ブロ
ックの１個を選択する信号を供給し、この選択された回
路ブロックに対する上記集積回路内の他の回路ブロック
からの入力信号に代えて、上記集積回路の入力端子から
のテストベクトルの一部で上記切替えデートを介された
ものを供給し、上記他の回路ブロックに人力されるべき
上記選択された回路ブロックの出力信号を上記切替えテ
ートを介して上記他の回路ブロックの出力に導き、上記
選択された回路ブロックのテストを行なうようにしたテ
スト機能を有する集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59004560A JPS60148138A (ja) | 1984-01-13 | 1984-01-13 | テスト機能を有する集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59004560A JPS60148138A (ja) | 1984-01-13 | 1984-01-13 | テスト機能を有する集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60148138A true JPS60148138A (ja) | 1985-08-05 |
| JPH0583877B2 JPH0583877B2 (ja) | 1993-11-29 |
Family
ID=11587425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59004560A Granted JPS60148138A (ja) | 1984-01-13 | 1984-01-13 | テスト機能を有する集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60148138A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62228226A (ja) * | 1986-02-05 | 1987-10-07 | ユニリ−バ− ナ−ムロ−ゼ ベンノ−トシヤ−プ | マ−ガリン脂肪およびその製造方法 |
| JPS6348854A (ja) * | 1986-08-19 | 1988-03-01 | Toshiba Corp | システムｌｓｉ |
| US4754215A (en) * | 1985-11-06 | 1988-06-28 | Nec Corporation | Self-diagnosable integrated circuit device capable of testing sequential circuit elements |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5537924A (en) * | 1978-09-11 | 1980-03-17 | Nec Corp | Integrated circuit |
-
1984
- 1984-01-13 JP JP59004560A patent/JPS60148138A/ja active Granted
Patent Citations (1)
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| JPS6348854A (ja) * | 1986-08-19 | 1988-03-01 | Toshiba Corp | システムｌｓｉ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0583877B2 (ja) | 1993-11-29 |
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