JPS60145720A - マルチバイブレ−タ - Google Patents
マルチバイブレ−タInfo
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- JPS60145720A JPS60145720A JP59002193A JP219384A JPS60145720A JP S60145720 A JPS60145720 A JP S60145720A JP 59002193 A JP59002193 A JP 59002193A JP 219384 A JP219384 A JP 219384A JP S60145720 A JPS60145720 A JP S60145720A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
を発明の技術分野〕
本発明は、外付けの抵抗および各１によシ。
Ａ？ルス幅を設定するマルチバイブレータに（、’、
＃）、詩にＭＯＳプロセスによる製造およびＣ−ＭＯＳ
Ｋよる回路構成に関する。
＃）、詩にＭＯＳプロセスによる製造およびＣ−ＭＯＳ
Ｋよる回路構成に関する。
一般に、外伺けの抵抗および答量により・やルス幅を設
定するマルチバイブレータとしては。
定するマルチバイブレータとしては。
たとえばトランジスタ・トランジスタ・ロジックによっ
て構成される第１図に示すブロック図のようなものが知
られている。このマルチバイブレータでは、クロック信
号ＣＫを一対のナンド９ｒ−トＮＡＮＤＩ 、 ＮＡＮ
ＤｓからなるフリップフロップＦＦの一方の入力へ与え
、この出力および上記クロック信号ＣＫを３人カアンド
グー） ＡＮＤ ｌへ与、する。そしてこのアンドゲー
トＡＮＤ１の出力を７”７９’−トＮＯＲ，およびイア
／Ｚ−Ｉ ＩＮＶＩ 、 ＩＮＶ２を直列に介して出力
Ｑとして出力し、かつす／ドグー） ＮＡＮＤ １およ
びアンドゲートＡＮＤ 、の入力へ帰還する。また、イ
ンバータＩＮＶ１の出力から、出力ＱＴｈ得るとともに
アンドゲートＡＮＤ。
て構成される第１図に示すブロック図のようなものが知
られている。このマルチバイブレータでは、クロック信
号ＣＫを一対のナンド９ｒ−トＮＡＮＤＩ 、 ＮＡＮ
ＤｓからなるフリップフロップＦＦの一方の入力へ与え
、この出力および上記クロック信号ＣＫを３人カアンド
グー） ＡＮＤ ｌへ与、する。そしてこのアンドゲー
トＡＮＤ１の出力を７”７９’−トＮＯＲ，およびイア
／Ｚ−Ｉ ＩＮＶＩ 、 ＩＮＶ２を直列に介して出力
Ｑとして出力し、かつす／ドグー） ＮＡＮＤ １およ
びアンドゲートＡＮＤ 、の入力へ帰還する。また、イ
ンバータＩＮＶ１の出力から、出力ＱＴｈ得るとともに
アンドゲートＡＮＤ。
の人力へ帰還する。そしてノアグー） ＮＯＲＩ の出
力を外信りコンデンサＣを介してコン・！レータＣＭＰ
の反転入力へ与え、さらにこの反転入力呑・外信１ｔｊ
抵抗Ｒを介して接地電位へ接続する。
力を外信りコンデンサＣを介してコン・！レータＣＭＰ
の反転入力へ与え、さらにこの反転入力呑・外信１ｔｊ
抵抗Ｒを介して接地電位へ接続する。
またコン・ぞレータＣＭＰの非反転入力には、基準’ｉ
！＋ ｌ下Ｖｒｅｆを与え、出力を上記アンドゲートＡ
ＮＤ 。
！＋ ｌ下Ｖｒｅｆを与え、出力を上記アンドゲートＡ
ＮＤ 。
の入カヘ与えるようにしている。
このようにすれば、第２図１に示すタイミングチャート
のように（Ｎ号に斜線を付して示す初期状に１．からク
ロック信号ＣＫかや上ると、それによって３人カアンド
ｒ−）ＡＮＤｌの出力ａも立上り、外付けコンデンサＣ
の接続端子ＣＸは論理”０”（Ｌ）となる。このとき外
付はコンデンサＣにより外信は抵抗Ｒの接続端子Ｒｘも
論理″Ｏ”（Ｌ）となる。
のように（Ｎ号に斜線を付して示す初期状に１．からク
ロック信号ＣＫかや上ると、それによって３人カアンド
ｒ−）ＡＮＤｌの出力ａも立上り、外付けコンデンサＣ
の接続端子ＣＸは論理”０”（Ｌ）となる。このとき外
付はコンデンサＣにより外信は抵抗Ｒの接続端子Ｒｘも
論理″Ｏ”（Ｌ）となる。
このときフン・母レータＣＭＰの動作速度が十分が早け
れはその出力ＣＯＭＰは°’１’（Ｈ）となる。この場
合、インバータＩＮＶ、の出力はコンミ４レータＣＭＰ
の出力よシも速く変化するので、すでに出力Ｑは’１”
（Ｈ）になっている。したがって、アンドグー） ＡＮ
Ｄ ｌの出力すも１”（Ｈ）になシノアダートＮＯＲ１
の出力は端子Ｃｘを０”（Ｌ）に保持することになる。
れはその出力ＣＯＭＰは°’１’（Ｈ）となる。この場
合、インバータＩＮＶ、の出力はコンミ４レータＣＭＰ
の出力よシも速く変化するので、すでに出力Ｑは’１”
（Ｈ）になっている。したがって、アンドグー） ＡＮ
Ｄ ｌの出力すも１”（Ｈ）になシノアダートＮＯＲ１
の出力は端子Ｃｘを０”（Ｌ）に保持することになる。
一方インバータエＮｖ２により出力頁は°’０”（Ｌ）
になシ、アンドゲートＡＮＤ。
になシ、アンドゲートＡＮＤ。
の出力＆は”Ｏ’（Ｌ）、フリップフロップＦＦの出力
Ｙは１＃（Ｈ）になシクロツク（ｆｉ号ＣＫが１”（Ｈ
）のままであればフリッデフロッ７″ＦＦの出力Ｆは”
０ ’ （Ｌ ）になる。
Ｙは１＃（Ｈ）になシクロツク（ｆｉ号ＣＫが１”（Ｈ
）のままであればフリッデフロッ７″ＦＦの出力Ｆは”
０ ’ （Ｌ ）になる。
次に外信はコンデンサＣおよび抵抗ＲによるＣＲ充箪回
路によシ端子Ｒｘの電位は隙々に高くなる。そしてこの
電位がコンパレータＣＭＰの基準電圧Ｖｒｅｆを越える
と、その出力ＣＬ）ＭＰは反転してＭＯ’（Ｌ）になる
。そしてアンド９ケ”−）ＡＮＤ２の出力すも０”（Ｌ
）となシ、端子Ｃｘはパ１”（Ｈ）になるので出力Ｑ、
ＱもそれぞれＩＩＯ″（Ｌ）、“ｌ”（Ｈ）に反転し、
一定・母ルス幅Ｔｗのノ母ルス波形を得ることができる
。そしてフリップフロップＦＦの出力Ｆも０”（Ｌ）に
なシ初期状態に戻る。
路によシ端子Ｒｘの電位は隙々に高くなる。そしてこの
電位がコンパレータＣＭＰの基準電圧Ｖｒｅｆを越える
と、その出力ＣＬ）ＭＰは反転してＭＯ’（Ｌ）になる
。そしてアンド９ケ”−）ＡＮＤ２の出力すも０”（Ｌ
）となシ、端子Ｃｘはパ１”（Ｈ）になるので出力Ｑ、
ＱもそれぞれＩＩＯ″（Ｌ）、“ｌ”（Ｈ）に反転し、
一定・母ルス幅Ｔｗのノ母ルス波形を得ることができる
。そしてフリップフロップＦＦの出力Ｆも０”（Ｌ）に
なシ初期状態に戻る。
なお、このような動作の途中で部子ＣＸが０”（Ｌ）か
ら”１”（Ｈ）へ復帰するときに端子Ｒｘの’（Ｌ４．
４．Ｑも引き上りられてＶＤＤ以上になろうとする。し
かしながら端子Ｒｘは入力端子であるため、たとえばＭ
ＯＳプロセスによって回路′ｆ：４ｆｉ成した場合、保
瞠掛抗とイ尿瞳ダイオードとにより端子Ｒｘ ｌｒＪ、
Ｖｎ Ｄ十ＶＦ以上にはならず、またかなり速く−Ｖ
ｏｏＫ近づく。ところでこのような動作は所謂正常モー
ドの説明であって、一般にＭＯ８半導体素子でコン・母
レータＣＭＰを構成する場合、たとえば第３図に示すよ
うな差動段ＤＦ、 ＩＪニア増幅段ＬＡおよび出力段Ｏ
Ｐによシ構成するようにして込る。すなわちこのような
ものでは、差（段ＤＦの一方の入力を外付は抵抗の端子
Ｒｘｋｃ接続し、他方の入力に基準電圧Ｖｒｅｆを与え
、出力段ｕｐがら出力ＣＯＭＰ ｉ得るようにしている
。しかしながら、このようなＭＯ８７″ロセスによって
構成したコンノやレータＣＭＰは、その差動段ＤＦ、Ｉ
Ｊニア増幅段ＬＡおよび出力段ｕｐというように、順次
それぞれの出力１１位の変化に応じて作動するものであ
るため、全体的な動作速度が遅いという問題がある。
ら”１”（Ｈ）へ復帰するときに端子Ｒｘの’（Ｌ４．
４．Ｑも引き上りられてＶＤＤ以上になろうとする。し
かしながら端子Ｒｘは入力端子であるため、たとえばＭ
ＯＳプロセスによって回路′ｆ：４ｆｉ成した場合、保
瞠掛抗とイ尿瞳ダイオードとにより端子Ｒｘ ｌｒＪ、
Ｖｎ Ｄ十ＶＦ以上にはならず、またかなり速く−Ｖ
ｏｏＫ近づく。ところでこのような動作は所謂正常モー
ドの説明であって、一般にＭＯ８半導体素子でコン・母
レータＣＭＰを構成する場合、たとえば第３図に示すよ
うな差動段ＤＦ、 ＩＪニア増幅段ＬＡおよび出力段Ｏ
Ｐによシ構成するようにして込る。すなわちこのような
ものでは、差（段ＤＦの一方の入力を外付は抵抗の端子
Ｒｘｋｃ接続し、他方の入力に基準電圧Ｖｒｅｆを与え
、出力段ｕｐがら出力ＣＯＭＰ ｉ得るようにしている
。しかしながら、このようなＭＯ８７″ロセスによって
構成したコンノやレータＣＭＰは、その差動段ＤＦ、Ｉ
Ｊニア増幅段ＬＡおよび出力段ｕｐというように、順次
それぞれの出力１１位の変化に応じて作動するものであ
るため、全体的な動作速度が遅いという問題がある。
ところでバイポーラプロセスによるＴＴＬ 。
ＬＳＴＴＬ 等ではコンパレータＣＭＰを、たとえば第
４図１に示すように構成することができ、トランジスタ
ＱのＶｂｅを利用して固定電位を得、Ｒ−スを外付は抵
抗端子Ｒｘとし、コレクタから出力ＣＯＭＰを得、かつ
高速動作を行なうことができる。
４図１に示すように構成することができ、トランジスタ
ＱのＶｂｅを利用して固定電位を得、Ｒ−スを外付は抵
抗端子Ｒｘとし、コレクタから出力ＣＯＭＰを得、かつ
高速動作を行なうことができる。
しかしながら第１図に示すブロック図をＭＯＳプロセス
で構成し、かつそのコンパレータＣＭＰを第３図のブロ
ック囚に示すようなものを用いると、コンツヤレータＣ
ＭＰの動作速度が遅いために次のような誤動作モードが
発生する。すなわち第５図に示すタイミングチャートを
参照して説明すると、初期状態は第２図に示す正常な動
作と同様であり、またクロ、り信号ＣＫが立上り”１″
（Ｈ） Ｋなシ端子ＣＩは’Ｏ”（Ｌ）、端子Ｒｘは０
’（Ｌ）に引かれるまでも同様に正常な動作を行なう。
で構成し、かつそのコンパレータＣＭＰを第３図のブロ
ック囚に示すようなものを用いると、コンツヤレータＣ
ＭＰの動作速度が遅いために次のような誤動作モードが
発生する。すなわち第５図に示すタイミングチャートを
参照して説明すると、初期状態は第２図に示す正常な動
作と同様であり、またクロ、り信号ＣＫが立上り”１″
（Ｈ） Ｋなシ端子ＣＩは’Ｏ”（Ｌ）、端子Ｒｘは０
’（Ｌ）に引かれるまでも同様に正常な動作を行なう。
そして端子Ｒｘ０１１ｉ位が基準を圧Ｖｒｅｆよシ小さ
くなると比較出力ＣＯＭＰは１”（Ｈ）にろうトスるが
コン・９レ一タＣＭＰの動作速度が遅いために依然とし
て”０’（Ｌ）のままになる。すなわち７７ ）’ ｒ
） ＡＮＤ ２ ノ出力ｂ ４１ ”Ｏ’（Ｌ）Ｔあ
る二一力、インバータＩＮＶ ！、 ＩＮＶ 、から出
力可Ｃ１適宜な時間後に０”（Ｌ）になる。したがって
アントゲ”−）ＡＮＤｌの出力ａも０”（Ｌ）になる。
くなると比較出力ＣＯＭＰは１”（Ｈ）にろうトスるが
コン・９レ一タＣＭＰの動作速度が遅いために依然とし
て”０’（Ｌ）のままになる。すなわち７７ ）’ ｒ
） ＡＮＤ ２ ノ出力ｂ ４１ ”Ｏ’（Ｌ）Ｔあ
る二一力、インバータＩＮＶ ！、 ＩＮＶ 、から出
力可Ｃ１適宜な時間後に０”（Ｌ）になる。したがって
アントゲ”−）ＡＮＤｌの出力ａも０”（Ｌ）になる。
このときアンドｆ−） ＡＮＤ １ の出力すは０”（
Ｌ）のため端子Ｃｘは反転して°’１’（Ｈ）となり、
端子ＲＸもパ１”（Ｈ）に引きもどされる。このため比
較出力ＣＯＭＰは’１”（Ｈ）になろうとしても′０”
（Ｌ）に引き戻されて保持される。したがって出力Ｑ、
互もそノ１ぞれ０″（Ｌ）、”１″（Ｈ）に戻シ、極め
て短イハルス幅の出力Ｑ、りしか得られない。この後ク
ロック信号ＣＫは０”（Ｌ）となりフリップフロップＦ
Ｆ’はもとに戻り初期状態になる。
Ｌ）のため端子Ｃｘは反転して°’１’（Ｈ）となり、
端子ＲＸもパ１”（Ｈ）に引きもどされる。このため比
較出力ＣＯＭＰは’１”（Ｈ）になろうとしても′０”
（Ｌ）に引き戻されて保持される。したがって出力Ｑ、
互もそノ１ぞれ０″（Ｌ）、”１″（Ｈ）に戻シ、極め
て短イハルス幅の出力Ｑ、りしか得られない。この後ク
ロック信号ＣＫは０”（Ｌ）となりフリップフロップＦ
Ｆ’はもとに戻り初期状態になる。
すなわち第１図に示すようなマルチバイブレータなその
ままＭＯＳプロセスで構成スると、コンパレータＣＭＰ
の動作速度が遅いために誤動作し、設定された出力パル
ス幅に比して著るしく匂いパルス幅の出力しか得られな
いことがある。
ままＭＯＳプロセスで構成スると、コンパレータＣＭＰ
の動作速度が遅いために誤動作し、設定された出力パル
ス幅に比して著るしく匂いパルス幅の出力しか得られな
いことがある。
このような欠点ｔ％１消する方法として、インバータＩ
ＮＶ １． 、 ＩＮＶ ２の動作速度をコン・ぐレー
タＣＭＰの動作速度よυも故意に遅くして構成する事が
考えられるが、この場合、ＣＫ −Ｑ 、 Ｑ ｌ１Ｊ
Ｉ、つまり入出力間の遅延時間を大きくすることになり
好ましくない。
ＮＶ １． 、 ＩＮＶ ２の動作速度をコン・ぐレー
タＣＭＰの動作速度よυも故意に遅くして構成する事が
考えられるが、この場合、ＣＫ −Ｑ 、 Ｑ ｌ１Ｊ
Ｉ、つまり入出力間の遅延時間を大きくすることになり
好ましくない。
この発明は上記のような問題点に鑑みなされタモので、
ＭＯＳプロセスによ、！ｌｌｌ構成されるコン／４’
レータを用いる場合でも、入出力間の遅延時間を大きく
する必要なく、誤動作全防止することができるＣ−ＭＯ
Ｓ化に適するマルチバイブレータを提供することを目的
とする。
ＭＯＳプロセスによ、！ｌｌｌ構成されるコン／４’
レータを用いる場合でも、入出力間の遅延時間を大きく
する必要なく、誤動作全防止することができるＣ−ＭＯ
Ｓ化に適するマルチバイブレータを提供することを目的
とする。
すなわちこの発明に係るマルチバイブレータは、コンパ
レータ差動段の反転動作よりも早くリニア増幅段の出力
を反転させその動作速度を高速化するようにしたもので
−ある。
レータ差動段の反転動作よりも早くリニア増幅段の出力
を反転させその動作速度を高速化するようにしたもので
−ある。
〔発明の実施例〕
以下図面によシこの発明の一実施例を説明する。
第６図はこのマルチバイブレータのコンパレータＣＭＰ
を抜き出して示すもので、このコンパレータＣＭＰはＭ
ＯＳプロセスにより構成する。このコンパレータＣＭＰ
は主に、前記第３図におけるＭＯＳプロセスによるコン
パレータと同様にして差動ｐ ＤＦ 、 ’Ｊニア増幅
段ＬＡおよび一出力段ＯＰを備えるもので、この差動段
ＤＦの入力トランジスタＮ２のｒ−）袖極と出力段ＯＰ
の出力端子Ｃとの間にはプリチャージ回路ＰＣを設ける
。このプリチャージ回路ｐｃＦｉ、それぞれＰチャネル
およびＮチャネルトランジスタＰ８＋Ｐ＠およびＮ ６
ｒ Ｎ ６によるＮＯＲ回路とＮチャネルＦＥＴ）ラ
ンノスタＮ１、とからなるもので、すなわち、差動段Ｄ
Ｆの入力トランジスタＮ２のゲート１極には、ＮＯＲ回
路のＰチャネルトランジスタＰ６のダート電極を接続す
る。このトランジスタＰ６の一方および他方の端子には
、それぞれＰチャネルおよびＮチャネルトランジスタＰ
５およびＮ６を直列に接続し、このＰチャネルトランジ
スタＰ６の一端子を高電位供給線に接続し、また、Ｎチ
ャネルトランジスタＮ６の他端子を接地すると共にその
ダート−５極を上記差動段ＤＦの入力トランジスタＮ２
のダート電極に接続する。
を抜き出して示すもので、このコンパレータＣＭＰはＭ
ＯＳプロセスにより構成する。このコンパレータＣＭＰ
は主に、前記第３図におけるＭＯＳプロセスによるコン
パレータと同様にして差動ｐ ＤＦ 、 ’Ｊニア増幅
段ＬＡおよび一出力段ＯＰを備えるもので、この差動段
ＤＦの入力トランジスタＮ２のｒ−）袖極と出力段ＯＰ
の出力端子Ｃとの間にはプリチャージ回路ＰＣを設ける
。このプリチャージ回路ｐｃＦｉ、それぞれＰチャネル
およびＮチャネルトランジスタＰ８＋Ｐ＠およびＮ ６
ｒ Ｎ ６によるＮＯＲ回路とＮチャネルＦＥＴ）ラ
ンノスタＮ１、とからなるもので、すなわち、差動段Ｄ
Ｆの入力トランジスタＮ２のゲート１極には、ＮＯＲ回
路のＰチャネルトランジスタＰ６のダート電極を接続す
る。このトランジスタＰ６の一方および他方の端子には
、それぞれＰチャネルおよびＮチャネルトランジスタＰ
５およびＮ６を直列に接続し、このＰチャネルトランジ
スタＰ６の一端子を高電位供給線に接続し、また、Ｎチ
ャネルトランジスタＮ６の他端子を接地すると共にその
ダート−５極を上記差動段ＤＦの入力トランジスタＮ２
のダート電極に接続する。
次に、上記出力段ｏｐの出力端子Ｃには、 ＮＯＲ回路
のＰチーネルおよびＮチャネルトランジスタＰ５および
Ｎ８のケ゛−ト電極を接続する。このＮチャネルトラン
ジスタＮ５の他端子は接地し、また、一端子は上記直列
にしたトランジスタＰ６とＮ６との接続点ＤＦ介して上
記ＮチャネルＦＥＴ ）ランジスタＮ７のダート短棒に
接続する。そして、このＦＥＴ ）ランノスタＮ７の他
端子を接地すると共に、一端子を上記リニア増幅段ＬＡ
の出力端子Ｂに接続して構成する。
のＰチーネルおよびＮチャネルトランジスタＰ５および
Ｎ８のケ゛−ト電極を接続する。このＮチャネルトラン
ジスタＮ５の他端子は接地し、また、一端子は上記直列
にしたトランジスタＰ６とＮ６との接続点ＤＦ介して上
記ＮチャネルＦＥＴ ）ランジスタＮ７のダート短棒に
接続する。そして、このＦＥＴ ）ランノスタＮ７の他
端子を接地すると共に、一端子を上記リニア増幅段ＬＡ
の出力端子Ｂに接続して構成する。
つまり、このプリチャージ回路ｐｃは、前記第１図にお
けるＣＲ充電回路から端子Ｒｘを介して供給される比較
入力信号と、出力段ｏｐから供給される比較出力信号と
を、それぞれＮＯＲ回路の入力信号とし、その出刃信号
に応じてリニア増幅段ＬＡと出力段ＯＰとの接続点を接
地するように構成したものである。
けるＣＲ充電回路から端子Ｒｘを介して供給される比較
入力信号と、出力段ｏｐから供給される比較出力信号と
を、それぞれＮＯＲ回路の入力信号とし、その出刃信号
に応じてリニア増幅段ＬＡと出力段ＯＰとの接続点を接
地するように構成したものである。
すなわちこのように抱成されるＣ−ＭＯ８回路において
、自１．７図に示すタイミングチャートを参照してその
ｉ！＋；作を説明する。
、自１．７図に示すタイミングチャートを参照してその
ｉ！＋；作を説明する。
ます、８１１記第２図を参照して説明したように、初期
＃ｊ：、 ’ｙ、ｒからクロック信号ＣＫが“Ｈ”レベ
ルとなり縛ニー了ＣｘかＬ”レベルとなることによシ、
コン・やレータＣＭＰの比較人カイ♂号Ｒｘ （ＣＲ充
電回路の充ｔｌｊ’、 ？４位’ ）が”Ｈ”レベルか
ら゛′Ｌ＃レベルに反転する。こねにより、プリチャー
ジ回路ＰＣ（Ｄ ＮＯＲ回路の出力信号りが゛ｔＬ″レ
ベルから５′Ｈ＃レベルに反転する。ここで、差動段Ｄ
Ｆの出力イロ号Ａも矢印ａで示すように９°Ｌ”レベル
かうｌ″Ｈ”レベルへの温材状態となる。また、ＮＯＲ
回路の出力信号りが”Ｈ”レベルになることによシ、Ｎ
チャネルＦＥＴ ）ランジス！ｆｉＮ７は導通状態とな
り、リニア増幅段ＬＡの出力信号Ｂは強制的に゛°Ｌ＃
レベルに引き下けられる。これによシ出力段ＯＰの出力
信号Ｃは′Ｌ”レベルから″Ｈ＃レベルに反転する。こ
の場合、差動段ＤＦの出力信号Ａは完全に”ｆ（’レベ
ルに到達し、リニア増幅段ＬＡの出力信号Ｂを″Ｌ＃レ
ベルで保持すると共に、反転した出力段ＯＰの出力信号
Ｃ１つまυ、コンパレータＣＭＰの比較出力信号ＣＯＭ
Ｐを°°Ｈ”レベルで保持するようになる。
＃ｊ：、 ’ｙ、ｒからクロック信号ＣＫが“Ｈ”レベ
ルとなり縛ニー了ＣｘかＬ”レベルとなることによシ、
コン・やレータＣＭＰの比較人カイ♂号Ｒｘ （ＣＲ充
電回路の充ｔｌｊ’、 ？４位’ ）が”Ｈ”レベルか
ら゛′Ｌ＃レベルに反転する。こねにより、プリチャー
ジ回路ＰＣ（Ｄ ＮＯＲ回路の出力信号りが゛ｔＬ″レ
ベルから５′Ｈ＃レベルに反転する。ここで、差動段Ｄ
Ｆの出力イロ号Ａも矢印ａで示すように９°Ｌ”レベル
かうｌ″Ｈ”レベルへの温材状態となる。また、ＮＯＲ
回路の出力信号りが”Ｈ”レベルになることによシ、Ｎ
チャネルＦＥＴ ）ランジス！ｆｉＮ７は導通状態とな
り、リニア増幅段ＬＡの出力信号Ｂは強制的に゛°Ｌ＃
レベルに引き下けられる。これによシ出力段ＯＰの出力
信号Ｃは′Ｌ”レベルから″Ｈ＃レベルに反転する。こ
の場合、差動段ＤＦの出力信号Ａは完全に”ｆ（’レベ
ルに到達し、リニア増幅段ＬＡの出力信号Ｂを″Ｌ＃レ
ベルで保持すると共に、反転した出力段ＯＰの出力信号
Ｃ１つまυ、コンパレータＣＭＰの比較出力信号ＣＯＭ
Ｐを°°Ｈ”レベルで保持するようになる。
ここで、プリチャージ回路ＰＣ内のＮＯＲ回路の一入力
端子には、出力段ＯＰから反転したパＨ＃レベルの出力
信号Ｃが供給されるようになり、このＮＯＲ回路の出力
信号りは、再びＬ”レベルに反転するようになる。これ
により、ＦＥＴ）ランジスタＮ７は遮断状態となり、リ
ニア増幅段ＬＡの出力信号Ｂに対する強制接地を停止す
る。この場合、差動段ＤＦの出力信号Ａが完全に“Ｈ”
レベルに到達しているので、リニア増幅段ＬＡのＰチャ
ネルトランジスタＰ３のオン抵抗は非常に大きくなる。
端子には、出力段ＯＰから反転したパＨ＃レベルの出力
信号Ｃが供給されるようになり、このＮＯＲ回路の出力
信号りは、再びＬ”レベルに反転するようになる。これ
により、ＦＥＴ）ランジスタＮ７は遮断状態となり、リ
ニア増幅段ＬＡの出力信号Ｂに対する強制接地を停止す
る。この場合、差動段ＤＦの出力信号Ａが完全に“Ｈ”
レベルに到達しているので、リニア増幅段ＬＡのＰチャ
ネルトランジスタＰ３のオン抵抗は非常に大きくなる。
この為、その出力信号ＢはＮチャネルトラン・ゾスタＮ
３のオン抵抗との比ｒ（なるが、このＮチャネルトラン
ジスタＮ３のオン抵抗は上記ＰチャネルトランジスタＰ
３のオン抵抗に比較して充分小さいものなので、結局、
リニア増幅段ＬＡの出力信号Ｂは″Ｌ＃レベルで保持芒
れ、比較出力信号ＣＯＭＰは′Ｈ”レベルで安定する。
３のオン抵抗との比ｒ（なるが、このＮチャネルトラン
ジスタＮ３のオン抵抗は上記ＰチャネルトランジスタＰ
３のオン抵抗に比較して充分小さいものなので、結局、
リニア増幅段ＬＡの出力信号Ｂは″Ｌ＃レベルで保持芒
れ、比較出力信号ＣＯＭＰは′Ｈ”レベルで安定する。
この彷、前記第１図における外付けのＣＲ充電回路ＶＣ
より比較入力信号Ｒｘが引き上げられ差動段ＤＦのｐ単
１．圧Ｖｒｅｆを越えると、比較出力信号ＣＯＭＰは反
転して″Ｌ＃レベルになシ前記第２図を参照して説明し
たように正常動作するようになる。
より比較入力信号Ｒｘが引き上げられ差動段ＤＦのｐ単
１．圧Ｖｒｅｆを越えると、比較出力信号ＣＯＭＰは反
転して″Ｌ＃レベルになシ前記第２図を参照して説明し
たように正常動作するようになる。
つまり、比較入力信号Ｒｘの反転動作に応じて、差動段
ＤＦの反転動作よりも早くリニア増幅段ＬＡを事１・制
約に反転させるよりにしたので、コン・母し−タＣＭＰ
全体としての動作速度（スイッチングスピード）は大幅
に高速化されるようになる。
ＤＦの反転動作よりも早くリニア増幅段ＬＡを事１・制
約に反転させるよりにしたので、コン・母し−タＣＭＰ
全体としての動作速度（スイッチングスピード）は大幅
に高速化されるようになる。
これにより、前記第５図で説明したような誤動作は生じ
ることなく、前記第１図における出力端子ＱおよびＱＫ
は、ＣＲ充電回路の時定数によって設定した正確な・臂
ルス幅Ｔｗの信号が拘られるように力る。
ることなく、前記第１図における出力端子ＱおよびＱＫ
は、ＣＲ充電回路の時定数によって設定した正確な・臂
ルス幅Ｔｗの信号が拘られるように力る。
ここで、第８図は差動段ＤＦおよびリニア増幅段り、Ａ
（れぞれの消ＩＩ、流Ｉｄおよび工ｌのト、−タル亀
σ＋： Ｉ ｏ Ｄ Ｋ 刻する比較入力信号Ｒｘの反
転時から差動段ＤＦ、リニア増幅段ＬＡおよび出力段Ｏ
Ｐそれぞれ各段の出力応答時までの遅れ時間ｔｐｄｋ示
す、所謂、コンパレータＣＭＰスイッチングスピードの
シュミレーシランを表わすものである。
（れぞれの消ＩＩ、流Ｉｄおよび工ｌのト、−タル亀
σ＋： Ｉ ｏ Ｄ Ｋ 刻する比較入力信号Ｒｘの反
転時から差動段ＤＦ、リニア増幅段ＬＡおよび出力段Ｏ
Ｐそれぞれ各段の出力応答時までの遅れ時間ｔｐｄｋ示
す、所謂、コンパレータＣＭＰスイッチングスピードの
シュミレーシランを表わすものである。
一般に、コンパレータのスイッチングスピードは、その
差動段ＤＦおよびリニア増幅１５ ＬＡそれぞれの消費
電流ＩｄおよびＩ／により決別されるが、このスイッチ
ングスぎ一ドは単にそれぞれの電流ＩｄおよびＩｄを増
加し続けても飽和状態となってしまう。このような飽和
状態が生じることは、つまり、各段ＤＦおよびＬＡの消
費’Ｆｉｉ’ ｌｆ＋＋’、 Ｉ ｄおよびＩｌｋｍ加
するために、チャネル幅の大きなトランジスタが必要と
なり、結局、チャネル幅に比例するダート容ｉ゛、つま
シその負荷容セ；を増加させることに起因するものであ
る。
差動段ＤＦおよびリニア増幅１５ ＬＡそれぞれの消費
電流ＩｄおよびＩ／により決別されるが、このスイッチ
ングスぎ一ドは単にそれぞれの電流ＩｄおよびＩｄを増
加し続けても飽和状態となってしまう。このような飽和
状態が生じることは、つまり、各段ＤＦおよびＬＡの消
費’Ｆｉｉ’ ｌｆ＋＋’、 Ｉ ｄおよびＩｌｋｍ加
するために、チャネル幅の大きなトランジスタが必要と
なり、結局、チャネル幅に比例するダート容ｉ゛、つま
シその負荷容セ；を増加させることに起因するものであ
る。
したがって、上記第８図で示すように、それぞれ実線（
ＵＰ、ＬＡ、ＤＦ ）で示す従来のコンパレータの場合
には、消費電流ＩＤＤキ１８０アＡ（Ｉｄ十Ｉｌ）にお
ける出力段ＯＰの遅れ時間ｔｐｄが３６ ｎｇｅｃまで
も達していたのに対し、この実施例の場合には、矢印Ａ
で示すように１２ｎｓｅｃと３倍もの高速化が［り能と
なる。これにより、コン・ぐレータＣＭＰのＦ（＋７Ｈ
作１１１・れによる誤動作を解消することができ、１１
−抑に設定したパルス幅Ｔｗの信号を得ることができ４
１ 。
ＵＰ、ＬＡ、ＤＦ ）で示す従来のコンパレータの場合
には、消費電流ＩＤＤキ１８０アＡ（Ｉｄ十Ｉｌ）にお
ける出力段ＯＰの遅れ時間ｔｐｄが３６ ｎｇｅｃまで
も達していたのに対し、この実施例の場合には、矢印Ａ
で示すように１２ｎｓｅｃと３倍もの高速化が［り能と
なる。これにより、コン・ぐレータＣＭＰのＦ（＋７Ｈ
作１１１・れによる誤動作を解消することができ、１１
−抑に設定したパルス幅Ｔｗの信号を得ることができ４
１ 。
尚、上記実施例ではコン・やレータの差動段ＤＦか主に
Ｎチャネルトランジスタにより構成される場合について
説明したが、例えば第９図に示すように、差動段ＤＦを
主にＰチャネルトランジスタによシ構成する場合でも上
記と同様の作用効果を得ることができる。また、上記第
９１￥１に分 示すように、プリチャージ回路ＰＣ内ＮＯＲ回路は、［
１えば３つのインバータＩＮＶ３〜ＩＮＶ、およびナン
トゲートＮＡＮＤ ３によシ構成してもよい。
Ｎチャネルトランジスタにより構成される場合について
説明したが、例えば第９図に示すように、差動段ＤＦを
主にＰチャネルトランジスタによシ構成する場合でも上
記と同様の作用効果を得ることができる。また、上記第
９１￥１に分 示すように、プリチャージ回路ＰＣ内ＮＯＲ回路は、［
１えば３つのインバータＩＮＶ３〜ＩＮＶ、およびナン
トゲートＮＡＮＤ ３によシ構成してもよい。
さらに、上記実施例では、差動段ＤＦに対する比リズ人
カイ８号Ｒｘの反転時に対応して、プリチャージ回路ｐ
ｃによシリニア増幅段ＬＡの出力信号Ｂのみを差動段Ｄ
Ｆの出力信号Ａよシも早く強制的に反転させるように構
成したが１例えは第１０図ｔ（小すように、ＮＯＲ回路
の出力信号りをＮチャネルＦＥＴ ）ランジスタＮ７の
ゲート１（１極に供給すると同時に、さらに、インバー
タＩＮＶ６（ｚ介してＰチャネルＦＥＴ ）ランジスタ
Ｐ７のケゝ−ト袖極にも供給し、このトランジスタＰ７
の導通動作に応じて上記差動段ＤＦの出力信号Ａをも強
制的に反転させるように構成してもよい。すなわち、例
えは差動段ＤＦに対する比戟入カイε１＋、Ｒｘが反転
し”Ｌ”レベルとなシ、ＮＡＮＤ回路の出力信号りがＨ
”レベルに反転すると、ＰチャネルＦＥＴ ）ランノス
タＰ７およびＮチャネルＦＥＴ ）ランノスタＮ７はそ
すしぞれ導油状にφとなる。これによシ、差動段ＤＦお
よびリニア増幅段ＬＡの出：Ｈｇ号Ａお！びＢＵ、ソｎ
ソｔＬ 強？Ｉｉｌ的Ｋ”Ｈ”オよび”Ｌ”レベルに
反転されるようにな不。この場合、上記実施例の作用効
果にも増して、よシ早く出力段ｏｐを反転させることが
でき、コン・母レータＣＭＰのスイッチングスピードを
さらに高速化することが可能となる。したがって、ｎｏ
記第５図において説明したような誤動作を、さらに確実
に防止することができる。
カイ８号Ｒｘの反転時に対応して、プリチャージ回路ｐ
ｃによシリニア増幅段ＬＡの出力信号Ｂのみを差動段Ｄ
Ｆの出力信号Ａよシも早く強制的に反転させるように構
成したが１例えは第１０図ｔ（小すように、ＮＯＲ回路
の出力信号りをＮチャネルＦＥＴ ）ランジスタＮ７の
ゲート１（１極に供給すると同時に、さらに、インバー
タＩＮＶ６（ｚ介してＰチャネルＦＥＴ ）ランジスタ
Ｐ７のケゝ−ト袖極にも供給し、このトランジスタＰ７
の導通動作に応じて上記差動段ＤＦの出力信号Ａをも強
制的に反転させるように構成してもよい。すなわち、例
えは差動段ＤＦに対する比戟入カイε１＋、Ｒｘが反転
し”Ｌ”レベルとなシ、ＮＡＮＤ回路の出力信号りがＨ
”レベルに反転すると、ＰチャネルＦＥＴ ）ランノス
タＰ７およびＮチャネルＦＥＴ ）ランノスタＮ７はそ
すしぞれ導油状にφとなる。これによシ、差動段ＤＦお
よびリニア増幅段ＬＡの出：Ｈｇ号Ａお！びＢＵ、ソｎ
ソｔＬ 強？Ｉｉｌ的Ｋ”Ｈ”オよび”Ｌ”レベルに
反転されるようにな不。この場合、上記実施例の作用効
果にも増して、よシ早く出力段ｏｐを反転させることが
でき、コン・母レータＣＭＰのスイッチングスピードを
さらに高速化することが可能となる。したがって、ｎｏ
記第５図において説明したような誤動作を、さらに確実
に防止することができる。
以上のようにこの発明によれば、ＭＯＳプロセスにより
構成されるコンパレータを用いる場合でも、入出力間の
遅延ｔｋ￥間を数量に大きくする必すｔ゛なく、外付け
ＯＣＲ充電回路の時定数に応じた１僅な・ぐルス幅の（
ｅ号ケ得ることができ、特に１１．４ＯＳプロセスによ
るＣ−ＭＯＳ化に適するマルチバイブレータ看提供する
ことができる。
構成されるコンパレータを用いる場合でも、入出力間の
遅延ｔｋ￥間を数量に大きくする必すｔ゛なく、外付け
ＯＣＲ充電回路の時定数に応じた１僅な・ぐルス幅の（
ｅ号ケ得ることができ、特に１１．４ＯＳプロセスによ
るＣ−ＭＯＳ化に適するマルチバイブレータ看提供する
ことができる。
４．１ジシ１１川の距’；、（１７；なｈ８．；明ｆｊ
； ｉ ＋す、Ｉに１マルチバイブレータの−Ｇ：ｉ
ｆ示すブロックｉｌに成図、ｈ］２１ｍ１は上Ｂｅ記１
図に訃けるマルチバイブレータのし１１作を示すタイミ
ングチャート、第３し１はＭＯＳプロセスによるコンｉ
やレータの一例１を示す回路（☆・成図、第４図はバイ
ポーラプロセスによるコンパレータの一例を示す回路朴
゛−成図、第５図はコン・母レータの動作遅れによる誤
動作を示すタイミングチャート、第６図はこの発明の一
実施例に係るマルチバイブレータのコン・母レータを抜
き出して示す回路構成図、第７図は上記第６図におりる
コンパレータの動作を示すタイミングチャート、第８図
は上記第６図におけるコン・臂レータの消＊〜流に対す
る動作遅れ時間を従来例と対比して示ずビ１、第９図お
よび第１０図はそれぞれこの発明の他の実施例を示すコ
ンパレータの回路構成図である。
； ｉ ＋す、Ｉに１マルチバイブレータの−Ｇ：ｉ
ｆ示すブロックｉｌに成図、ｈ］２１ｍ１は上Ｂｅ記１
図に訃けるマルチバイブレータのし１１作を示すタイミ
ングチャート、第３し１はＭＯＳプロセスによるコンｉ
やレータの一例１を示す回路（☆・成図、第４図はバイ
ポーラプロセスによるコンパレータの一例を示す回路朴
゛−成図、第５図はコン・母レータの動作遅れによる誤
動作を示すタイミングチャート、第６図はこの発明の一
実施例に係るマルチバイブレータのコン・母レータを抜
き出して示す回路構成図、第７図は上記第６図におりる
コンパレータの動作を示すタイミングチャート、第８図
は上記第６図におけるコン・臂レータの消＊〜流に対す
る動作遅れ時間を従来例と対比して示ずビ１、第９図お
よび第１０図はそれぞれこの発明の他の実施例を示すコ
ンパレータの回路構成図である。
ＣＫ・・・クロック信号、Ｒｘ・・・比較入力信号、Ｆ
Ｆ・・・コン・ぐレータ、Ｎ０Ｒ１・・：論理和回路、
Ｃｅｘｔ・・・外付はコンデンサ、Ｒ＊ｘｔ・・・外付
は抵抗、ＣＭＰ・・・コンパレータ、ＤＦ・・・差動段
、ＬＡ・・・リニア増幅段、ｏｐ・・・出力段、ＰＣ・
・・プリチャージ回路。
Ｆ・・・コン・ぐレータ、Ｎ０Ｒ１・・：論理和回路、
Ｃｅｘｔ・・・外付はコンデンサ、Ｒ＊ｘｔ・・・外付
は抵抗、ＣＭＰ・・・コンパレータ、ＤＦ・・・差動段
、ＬＡ・・・リニア増幅段、ｏｐ・・・出力段、ＰＣ・
・・プリチャージ回路。
Claims (1)
- クロック信号を与えられて反転するフリップフロップの
出力全論理和回路の一方の入力へ与えこの論理和回路の
出力・やルスによシ外付けのコンデンサおよび抵抗から
なるＣＲ充市回路を充１１シこの充旬゛ル１位が基準重
圧にに達したことをコン・千レータで比較検出してこの
検出出力を上記論理和回路の他方の入力へ与えてその出
力・母ルスを上記ＣＲ７１１回路の時定数によって定ま
る一定・９ルス幅で消勢づせるマルチパイブレークＶＣ
おいて、上記コンノ！レータの差動段およびリニア増幅
段の何れか一方またはその両方の出力信号レベル金上記
充−１１位の反転時に応じて強制的に反転させるプリチ
ャージ回路を設けたことｆｒ ％ ２とするマルチバイ
ブレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59002193A JPS60145720A (ja) | 1984-01-10 | 1984-01-10 | マルチバイブレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59002193A JPS60145720A (ja) | 1984-01-10 | 1984-01-10 | マルチバイブレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60145720A true JPS60145720A (ja) | 1985-08-01 |
| JPH0572769B2 JPH0572769B2 (ja) | 1993-10-13 |
Family
ID=11522520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59002193A Granted JPS60145720A (ja) | 1984-01-10 | 1984-01-10 | マルチバイブレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60145720A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007228339A (ja) * | 2006-02-24 | 2007-09-06 | Renesas Technology Corp | 発振回路を内蔵した通信用半導体集積回路 |
-
1984
- 1984-01-10 JP JP59002193A patent/JPS60145720A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007228339A (ja) * | 2006-02-24 | 2007-09-06 | Renesas Technology Corp | 発振回路を内蔵した通信用半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0572769B2 (ja) | 1993-10-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |