JPS60142738A - 内挿近似を使用する除算装置 - Google Patents
内挿近似を使用する除算装置Info
- Publication number
- JPS60142738A JPS60142738A JP58247646A JP24764683A JPS60142738A JP S60142738 A JPS60142738 A JP S60142738A JP 58247646 A JP58247646 A JP 58247646A JP 24764683 A JP24764683 A JP 24764683A JP S60142738 A JPS60142738 A JP S60142738A
- Authority
- JP
- Japan
- Prior art keywords
- divisor
- register
- quotient
- circuit
- normalized
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/535—Dividing only
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/03—Digital function generators working, at least partly, by table look-up
- G06F1/035—Reduction of table size
- G06F1/0356—Reduction of table size by using two or more smaller tables, e.g. addressed by parts of the argument
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2101/00—Indexing scheme relating to the type of digital function generated
- G06F2101/12—Reciprocal functions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/535—Indexing scheme relating to groups G06F7/535 - G06F7/5375
- G06F2207/5351—Multiplicative non-restoring division, e.g. SRT, using multiplication in quotient selection
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/535—Indexing scheme relating to groups G06F7/535 - G06F7/5375
- G06F2207/5352—Non-restoring division not covered by G06F7/5375
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/535—Indexing scheme relating to groups G06F7/535 - G06F7/5375
- G06F2207/5354—Using table lookup, e.g. for digit selection in division by digit recurrence
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/535—Indexing scheme relating to groups G06F7/535 - G06F7/5375
- G06F2207/5356—Via reciprocal, i.e. calculate reciprocal only, or calculate reciprocal first and then the quotient from the reciprocal and the numerator
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Computing Systems (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はデータ処理装置における除算装置に係シ、特に
内挿近似を使用する除算装置に関する。
内挿近似を使用する除算装置に関する。
除算装置において、演算を簡単化するため、与えられた
被除数や除数の近似値を用いる場合、商に不正確さが導
入される。
被除数や除数の近似値を用いる場合、商に不正確さが導
入される。
従来、除数の近似逆数の精度を向上させる方法に、正規
化した除数の上位ビットをアドレスとしてテーブル情報
検索により、第１近似逆数をめ、第１近似逆数と正規化
した除数の積の２の補数を更に第１近似逆数に掛けるこ
とにより、第２近似逆数をめる方式がある。すなわち、 ＤＯ＝正規化された除数 ＲＯ：第１近似逆数 Ｒ１：第２近似逆数 α ：正の整数 ｔ １−Ｄｏ Ｘ Ｒｏ ｌ （２−”としたとき、 Ｒ１＝ Ｒｏ Ｘ （２−Ｄｏ Ｘ Ｒｏ ）により、
Ｒ１をめる。この場合、Ｒ１の逆数としての精度は次の
ようになる。
化した除数の上位ビットをアドレスとしてテーブル情報
検索により、第１近似逆数をめ、第１近似逆数と正規化
した除数の積の２の補数を更に第１近似逆数に掛けるこ
とにより、第２近似逆数をめる方式がある。すなわち、 ＤＯ＝正規化された除数 ＲＯ：第１近似逆数 Ｒ１：第２近似逆数 α ：正の整数 ｔ １−Ｄｏ Ｘ Ｒｏ ｌ （２−”としたとき、 Ｒ１＝ Ｒｏ Ｘ （２−Ｄｏ Ｘ Ｒｏ ）により、
Ｒ１をめる。この場合、Ｒ１の逆数としての精度は次の
ようになる。
１１−Ｄｏ ｘＲｌｌ ＝ ｌ １−Ｄｏ ＸＲｏ（２
−ＤｏＸＲｏ ）１＝ ＋ （１−ＤＯＸＲｏ）”１ ＜ ２−２ ｔｌ しかし、この方法によると、Ｒ１をめるために乗算を２
回行わなければならないので時間がかかシすぎるという
欠点があった。
−ＤｏＸＲｏ ）１＝ ＋ （１−ＤＯＸＲｏ）”１ ＜ ２−２ ｔｌ しかし、この方法によると、Ｒ１をめるために乗算を２
回行わなければならないので時間がかかシすぎるという
欠点があった。
また、従来の部分剰余を除数の近似逆数を掛けた形でめ
、部分剰余の上位ビットが部分商となるように反復計算
を行う除算装置においては、近似逆数を正確な逆数より
も小さくとることにより、例えば、被除数と除数が等し
い場合、所要のビットまで商をめたとき、商が１にはな
らずに２進数光示で小数点以下１が最下位のビットまで
続くなど、反復計算でめた商と正確な商とを所要のビッ
トまで比較したとき、最下位ビットが１小さいことが越
こシ得るので、反復計算でめた商の最下位ビットに１を
加え、除数との積をとり、その積が被除数に等しいか被
除数よシも小さいとき、反復計算でめた商の最下位ビッ
トに１を加えた数を最終的な商としているが、商の検算
、補正のための時間がかなりかかるという欠点があった
。
、部分剰余の上位ビットが部分商となるように反復計算
を行う除算装置においては、近似逆数を正確な逆数より
も小さくとることにより、例えば、被除数と除数が等し
い場合、所要のビットまで商をめたとき、商が１にはな
らずに２進数光示で小数点以下１が最下位のビットまで
続くなど、反復計算でめた商と正確な商とを所要のビッ
トまで比較したとき、最下位ビットが１小さいことが越
こシ得るので、反復計算でめた商の最下位ビットに１を
加え、除数との積をとり、その積が被除数に等しいか被
除数よシも小さいとき、反復計算でめた商の最下位ビッ
トに１を加えた数を最終的な商としているが、商の検算
、補正のための時間がかなりかかるという欠点があった
。
本発明の目的は、前述のような反復計算の前後処理、す
なわち、高い精度の近似逆数を得る前処理、反復計算で
めた曲の検算、補正を行う後処理に要する時間を短縮す
る除算装置を提供することにある。
なわち、高い精度の近似逆数を得る前処理、反復計算で
めた曲の検算、補正を行う後処理に要する時間を短縮す
る除算装置を提供することにある。
除数の近似逆数の精度を少し上げようとする場合には以
下に示す内挿近似を用いると、近似逆数をめるための乗
算は１回で済み、しかも乗数のビット数も数ビットでよ
い。
下に示す内挿近似を用いると、近似逆数をめるための乗
算は１回で済み、しかも乗数のビット数も数ビットでよ
い。
テーブル情報検索のアドレスルに対して、変数Ｘ、を
ｚｎ＝２＋ｎ・２ （Ｗ＝０．１，２．−．２ −１）
として ｆ（ｘｎ）＝ユ ｘｎ Δ、＝Ｊ（ｘ、、、１）−ｆ（ｘｎ）（ただしｆｃ−２
ｔｘ−１）＝ １とする）によ請求めた近似逆数ｆ（−
、）、隣接する近似逆数の差分ムをテーブル情報として
格納し、ｆ（”ｓ＋Ａ）＝ｆ（１％）＋Ａ ・Δ、（０
＜Ａ（２）によｌ）ｘ、＋ｈに対する近似逆数を得るこ
とができる。
として ｆ（ｘｎ）＝ユ ｘｎ Δ、＝Ｊ（ｘ、、、１）−ｆ（ｘｎ）（ただしｆｃ−２
ｔｘ−１）＝ １とする）によ請求めた近似逆数ｆ（−
、）、隣接する近似逆数の差分ムをテーブル情報として
格納し、ｆ（”ｓ＋Ａ）＝ｆ（１％）＋Ａ ・Δ、（０
＜Ａ（２）によｌ）ｘ、＋ｈに対する近似逆数を得るこ
とができる。
商の検算、補正については、以下に示す除算方式を用い
ると反復計算の中に商の検算、補正を取シ込むことがで
き、前述のような反復計算でめた曲の最下位ビットに１
を加え除数との積をとるなどの処理は不要となる。
ると反復計算の中に商の検算、補正を取シ込むことがで
き、前述のような反復計算でめた曲の最下位ビットに１
を加え除数との積をとるなどの処理は不要となる。
数の表現として、指数部を持たない固定小数点表示をと
るにしろ、指数部を持つ浮動小数点表示をとるにしろ、
Ｐ進数の除算を考える場合、まず除数、被除数を（１）
、 （２）式で表現できるように正規化を行い、正規
化後の除数をＤｏ、被除数をＮ。
るにしろ、指数部を持つ浮動小数点表示をとるにしろ、
Ｐ進数の除算を考える場合、まず除数、被除数を（１）
、 （２）式で表現できるように正規化を行い、正規
化後の除数をＤｏ、被除数をＮ。
として中間的な商をめる。
０＜Ｎｏ、＆＜Ｐ 、Ｎｏ、１キＯ
このときＱは、（３）式の範囲、すなわち、正規化され
た形か、または１桁、桁あふれした形でまるＯ Ｐ＜Ｑ＜Ｐ （３） 中間的な商をめた後、固定小数点表示では正規化に要し
た除数の桁送シ数から、同じく被除数の桁送り数を減い
た差（左への桁送りを正と考える）が、正の場合、Ｑを
左に差の桁数だけ桁送りし、負の場合、Ｑを右に差の桁
数だけ桁送シして最終的な商をめることができる。
た形か、または１桁、桁あふれした形でまるＯ Ｐ＜Ｑ＜Ｐ （３） 中間的な商をめた後、固定小数点表示では正規化に要し
た除数の桁送シ数から、同じく被除数の桁送り数を減い
た差（左への桁送りを正と考える）が、正の場合、Ｑを
左に差の桁数だけ桁送りし、負の場合、Ｑを右に差の桁
数だけ桁送シして最終的な商をめることができる。
一方、浮動小数点表示では、被除数の指数部から除数の
指数部を減いた差に、固定小数点部の正規化に要した除
数の桁送シ数から同じく被除数の桁送シ数を減いた差を
加えて除算結果の指数部とし、更に中間的な商が桁あふ
れした形のときは指数部に１を加え、固定小数点部を正
規化した形にして最終的な商をめることができる。
指数部を減いた差に、固定小数点部の正規化に要した除
数の桁送シ数から同じく被除数の桁送シ数を減いた差を
加えて除算結果の指数部とし、更に中間的な商が桁あふ
れした形のときは指数部に１を加え、固定小数点部を正
規化した形にして最終的な商をめることができる。
商の符号については、除数、被除数の符号から代数的に
決まるので必要ならば除数、被除数の絶対値をとり、正
規化した形で中間的な商をめ、最終的な商が負の場合、
中間的な商を所望の表現に変えるものとする。
決まるので必要ならば除数、被除数の絶対値をとり、正
規化した形で中間的な商をめ、最終的な商が負の場合、
中間的な商を所望の表現に変えるものとする。
以上の前提により、以下では除数、被除数を絶対値化、
正規化した（１）式、（２）式の形で考える。先ず、記
号の説明をしておく。
正規化した（１）式、（２）式の形で考える。先ず、記
号の説明をしておく。
Ｍ ： Ｄｏの近似逆数
Ｑｉ：第２番目の部分商
＊
Ｑ、：補正後の第を番目の部分商
Ｒ１：第を番目の部分剰余、ただし Ｒｏ ＝ Ｎ。
とする
Ｎ、 ： ＲＬ−１とＭの積より、Ｑ、を減いた数Ａ’
Ｑｊ ＋Ｎｉより、第２番目の部分剰余Ｒ，のＭ倍で
あるＱｉ＋１＋ Ｎ６＋ １をめるとき、Ｑｉに掛けら
れる被乗数 α ：第２番目以降の部分商の桁数 Ｑ ：正確な商を表わし、被除数が除数で割シ切れない
場合には循環小数となり、桁数が無限になる 第２番目以降の部分商がα桁確定するための十分条件と
して、Ｍについて（４）式を満足するよう選ぶものとす
る。
Ｑｊ ＋Ｎｉより、第２番目の部分剰余Ｒ，のＭ倍で
あるＱｉ＋１＋ Ｎ６＋ １をめるとき、Ｑｉに掛けら
れる被乗数 α ：第２番目以降の部分商の桁数 Ｑ ：正確な商を表わし、被除数が除数で割シ切れない
場合には循環小数となり、桁数が無限になる 第２番目以降の部分商がα桁確定するための十分条件と
して、Ｍについて（４）式を満足するよう選ぶものとす
る。
１（ＤｏＸＭ（１＋Ｐ″（ａ＋ｘ） （４）反復計算に
入る前に、（５）式、（６）式で示される計算を行う。
入る前に、（５）式、（６）式で示される計算を行う。
Ａ ＝ １− Ｄｏ ｘ Ｍ （５）
Ｑｌ十Ｎｌ＝ＮｏｘＭ （６）
反復計算では以下に示すように部分商をめるとともに直
前の部分商の補正を行う。
前の部分商の補正を行う。
Ｑｔ＋Ｎ６＝＝ＡＸＱｉ−１十Ｎｇ−１（Ｌ≧Ｏ）（７
）部分商の補正 Ｑ、−１十Ｎｔ−０≧０． Ｑ、＋Ｎ、≧０のときＱｉ
−□： Ｑ ＜−１（ｓ） Ｑｔ−１十Ｎ４−１＞０． Ｑ；＋Ｎｉ＜ＯのときＱ、
−０＝Ｑ、−１−ｐ −（′−” （９）Ｑｉ−１＋Ｎ
ｉ−１＜Ｏ，Ｑ４＋Ｎｔ）ＱのときＱ、−０＝Ｑ、−２
＋Ｐイ′−ゝ“ （１０） Ｑ、−ｘ 十Ｎ＊−１＜ ０ ＋ Ｑｓ ＋Ｎａ （０
のとき（９）式と並行して、部分商のマージ処理では、
Ｑｉ−（ｉ −１）α−１−ｉα としてＰ −Ｐ の位を採用することによつ−（ｌ−’
Ｉ）α て結果的にＱｉ Ｋ Ｐ 、を加え、Ｑｊ以降に続く負
の商を正に変換している。０１式では、Ｑｊ−１以前の
負の商をＰ−１の補数から、Ｐの補数に補正している。
）部分商の補正 Ｑ、−１十Ｎｔ−０≧０． Ｑ、＋Ｎ、≧０のときＱｉ
−□： Ｑ ＜−１（ｓ） Ｑｔ−１十Ｎ４−１＞０． Ｑ；＋Ｎｉ＜ＯのときＱ、
−０＝Ｑ、−１−ｐ −（′−” （９）Ｑｉ−１＋Ｎ
ｉ−１＜Ｏ，Ｑ４＋Ｎｔ）ＱのときＱ、−０＝Ｑ、−２
＋Ｐイ′−ゝ“ （１０） Ｑ、−ｘ 十Ｎ＊−１＜ ０ ＋ Ｑｓ ＋Ｎａ （０
のとき（９）式と並行して、部分商のマージ処理では、
Ｑｉ−（ｉ −１）α−１−ｉα としてＰ −Ｐ の位を採用することによつ−（ｌ−’
Ｉ）α て結果的にＱｉ Ｋ Ｐ 、を加え、Ｑｊ以降に続く負
の商を正に変換している。０１式では、Ｑｊ−１以前の
負の商をＰ−１の補数から、Ｐの補数に補正している。
以上の操作によシ、商をめることができることを、以下
の事柄（Ａ）〜（Ｋ）を証明することにより示す。
の事柄（Ａ）〜（Ｋ）を証明することにより示す。
事柄（Ａ）：任意のｉ≧２に対してＡを使用でき、（７
）式によりめた数は、第ｉ−１番目の部分剰余Ｒ，−，
を除数の近似逆数Ｍを掛けた数になっている。
）式によりめた数は、第ｉ−１番目の部分剰余Ｒ，−，
を除数の近似逆数Ｍを掛けた数になっている。
事柄（ｎ） ： Ｑｌは正であシ、α〜（α＋２）桁に
なシ、正確な商ＱとＰ 以上の位で比較すると等しいか
、Ｐ だけ太きい。すなわち、Ｐ−１＜ Ｑｌ ＜ Ｐ
（１２ Ｑ ２ ＋ Ｎ２ − Ｄｃ） ｘＰ （Ｒｘ＝ （Ｄｏｘ Ｐ Ｑ湧事柄
（ｃ） ： Ｑ （ｉ〉２）は、正、零または負のいず
れにもなシ得るが、商としてＰ−（′−１）ａ−１〜Ｐ
の位のα桁求まｊ５、Ｑ、に対応する位で正確な商Ｑ
と比較したとき、等しいか、Ｐ だけ太きい。すなわち
、 ｐ−Ｃ１−１）ａ＜Ｑ、十Ｎ、 ＜ｐ−（ｊ−１）”
、。
なシ、正確な商ＱとＰ 以上の位で比較すると等しいか
、Ｐ だけ太きい。すなわち、Ｐ−１＜ Ｑｌ ＜ Ｐ
（１２ Ｑ ２ ＋ Ｎ２ − Ｄｃ） ｘＰ （Ｒｘ＝ （Ｄｏｘ Ｐ Ｑ湧事柄
（ｃ） ： Ｑ （ｉ〉２）は、正、零または負のいず
れにもなシ得るが、商としてＰ−（′−１）ａ−１〜Ｐ
の位のα桁求まｊ５、Ｑ、に対応する位で正確な商Ｑ
と比較したとき、等しいか、Ｐ だけ太きい。すなわち
、 ｐ−Ｃ１−１）ａ＜Ｑ、十Ｎ、 ＜ｐ−（ｊ−１）”
、。
−ＤｏｘＰ ＜ｋ’ｉ ＝
Ｑｉ＋１十Ｎ ！＋ｌ −＝α
（Ｄ、ｘＰ 叫
なお、Ｑが負の場合は、Ｐ−１の補数からＰの補数に修
正した形で、正確な商Ｑと比較するものとする。
正した形で、正確な商Ｑと比較するものとする。
事柄（Ｄ） ： Ｑ＝に対する＋Ｐ の補正は、Ｑ、−
１以前の部分商には伝播しない。
１以前の部分商には伝播しない。
事柄（Ｅ） ： Ｑｉに対する一Ｐ の補正はＱｉ−１
以前の部分商には伝播しない。
以前の部分商には伝播しない。
事柄（Ａ）の証明
ｉ ＝ ２に対して
Ｑ ２ ＋ Ｎ ２＝ Ｒｘ ｘ Ｍ
＝（Ｎｏ−ＤＯＸＱｌ）ＸＭ
＝ＮｏｘＭ−ＤｏｘＱｘｘＭ
＝Ｑｌ＋Ｎ１−ＤｏｘＭＸＱｌ
＝（１−Ｄｏ ＸＭ）ＸＱｌ＋Ｎ１
＝ＡｘＱ１＋Ｎｘ
となシ、事柄（Ａ）は成立する。
ｉ ＝ ｋに対して事柄（Ａ）が成立し、Ｑｈ ＋Ｎｈ
＝Ｒｈ−ｚ ｘＭ ：ＡＸＱ＆−１ 十Ｎ１−１ と仮定すると Ｑｉ＋１＋Ｎｋ＋１＝ Ｒ＆ Ｘ Ｍ ＝ （Ｒ１−１−Ｄｏ ｘＱｉ ） ｘＭ” Ｑｋ 十
Ｎｌ −Ｄｏ Ｘ Ｑ ＆ Ｘ Ｍ＝（Ｉ Ｄｏ Ｘ
Ｍ ） Ｘ Ｑｋ＋Ｉ’Ｊｌ＝ＡｘＱｋ＋Ｎｋ となり、ｉ＝に＋１ のときも事柄（Ａ）は成立する。
＝Ｒｈ−ｚ ｘＭ ：ＡＸＱ＆−１ 十Ｎ１−１ と仮定すると Ｑｉ＋１＋Ｎｋ＋１＝ Ｒ＆ Ｘ Ｍ ＝ （Ｒ１−１−Ｄｏ ｘＱｉ ） ｘＭ” Ｑｋ 十
Ｎｌ −Ｄｏ Ｘ Ｑ ＆ Ｘ Ｍ＝（Ｉ Ｄｏ Ｘ
Ｍ ） Ｘ Ｑｋ＋Ｉ’Ｊｌ＝ＡｘＱｋ＋Ｎｋ となり、ｉ＝に＋１ のときも事柄（Ａ）は成立する。
ｉ＝２ については先に証明済みであるから、数学的帰
納法に上り、ｉ〉２ の任意のるについて、事柄（Ａ）
は成立する。
納法に上り、ｉ〉２ の任意のるについて、事柄（Ａ）
は成立する。
事柄（Ｂ）の証明
（４）式の辺々に正確な閤Ｑを掛けると、Ｑ＜ＱｌｌＮ
１＝Ｎｏ ｘＭ（Ｑ＋ＱｘＰ−（“＋１）（ｌｆｉ）（
３）弐Ｐ−１＜Ｑ＜Ｐ 、！＝ ０１ｎ式ヨリＰ−１＜
Ｑ：Ｌ （Ｐ が成立する。
１＝Ｎｏ ｘＭ（Ｑ＋ＱｘＰ−（“＋１）（ｌｆｉ）（
３）弐Ｐ−１＜Ｑ＜Ｐ 、！＝ ０１ｎ式ヨリＰ−１＜
Ｑ：Ｌ （Ｐ が成立する。
Ｐ （ＲｘｘＭ＝Ｑ２＋Ｎ２＝（１−ＤｏｘＭ）ｘＱｌ
＋Ｎ１＜Ｐ ｔＪｎ（’−’Ｑ１＜Ｐ、０くｌ’ｈ（Ｐ
。
＋Ｎ１＜Ｐ ｔＪｎ（’−’Ｑ１＜Ｐ、０くｌ’ｈ（Ｐ
。
−（α＋１）
（４）式より−Ｐ （１−ＤｏｘＭ＜０）また（４）式
により、Ｑ （−！−（Ｄｏであるから、ａηの不− 等式の外側の項にＤＯを、内側の項に古を掛け、次式を
得る。
により、Ｑ （−！−（Ｄｏであるから、ａηの不− 等式の外側の項にＤＯを、内側の項に古を掛け、次式を
得る。
Ｑａ 十Ｎ ２ −ａ
Ｄ ＯＸ Ｐ （Ｒ１＝ （Ｄ ｏ ｘ Ｐ事柄（Ｃ）
の証明 ｉ＝２について、面式より −α −Ｐ＜ Ｑａ 十Ｎｇ （Ｐ−“ を得るので（１４）式が成立する。
の証明 ｉ＝２について、面式より −α −Ｐ＜ Ｑａ 十Ｎｇ （Ｐ−“ を得るので（１４）式が成立する。
Ｑａ ＋Ｎａ 〉０のとき
−（２α＋１）−（α＋１）
−Ｐ （−Ｐ ｘ Ｑｚ ＋Ｎ１Ｒｓ４ ｘＭ ＝（１
−ＤｏｘＭ）ｘＱａ＋Ｎａ Ｒ２ＸＭ＝ （１−ＤｏｘＭ）ｘＱｇ＋Ｎ２（Ｎａ〈Ｐ
−”“（’、°Ｑｇ＜Ｐ 、ｏ＜Ｎｇ＜ｐ 。
−ＤｏｘＭ）ｘＱａ＋Ｎａ Ｒ２ＸＭ＝ （１−ＤｏｘＭ）ｘＱｇ＋Ｎ２（Ｎａ〈Ｐ
−”“（’、°Ｑｇ＜Ｐ 、ｏ＜Ｎｇ＜ｐ 。
−（α＋１）
（４）式より −Ｐ ＜１−ＤＯＸＦＩ／Ｉ≦０）−２
α −（２α＋１） 上記２つの不等式をまとめ、−ｐ ＜−ｐよシ ーＰ （ＲａＸＭ＝Ｑ３十ＮＢ＜Ｐ−” Ｑｌ（４）式
より、Ｏ＜−！−＜Ｄｏであるから、（１印式の外側の
一 項にＤＯを、内側の項にユを掛けることによシ、Ｑｘ＋
Ｎ５ −ＤｏｘＰ （Ｒａ＝−（ＤｏｘＰ”“となシ、ｉ＝２
のとき、ａω式は成立する。
α −（２α＋１） 上記２つの不等式をまとめ、−ｐ ＜−ｐよシ ーＰ （ＲａＸＭ＝Ｑ３十ＮＢ＜Ｐ−” Ｑｌ（４）式
より、Ｏ＜−！−＜Ｄｏであるから、（１印式の外側の
一 項にＤＯを、内側の項にユを掛けることによシ、Ｑｘ＋
Ｎ５ −ＤｏｘＰ （Ｒａ＝−（ＤｏｘＰ”“となシ、ｉ＝２
のとき、ａω式は成立する。
Ｑａ ＋Ｎａ ＜ Ｏのとき、
−Ｐ （Ｎ２（ＲａｘＭ＝（１−ＤＯＸＭ）ＸＱ２＋Ｎ
２ＲａｘＭ＝（１−ＤｏｘＭ）ｘＱｇ＋ｌＮ２（−（α
＋１） −〇 （１−ＤｏｘＭ）ｘＱｇ＜（Ｐ ）（−Ｐ）−（α＋リ
−α −（２α＋１） −２αこの場合も、（−Ｐ
１（−Ｐ ）＝Ｐ ＜Ｐであるから、Ｑｌｌ ＋Ｎ２≧
０ と同じ＜’ （１８＋式を得、以下の証明はＱｔａ
＋ Ｎ２≧０ の場合と同じである。
２ＲａｘＭ＝（１−ＤｏｘＭ）ｘＱｇ＋ｌＮ２（−（α
＋１） −〇 （１−ＤｏｘＭ）ｘＱｇ＜（Ｐ ）（−Ｐ）−（α＋リ
−α −（２α＋１） −２αこの場合も、（−Ｐ
１（−Ｐ ）＝Ｐ ＜Ｐであるから、Ｑｌｌ ＋Ｎ２≧
０ と同じ＜’ （１８＋式を得、以下の証明はＱｔａ
＋ Ｎ２≧０ の場合と同じである。
以上よｐ、ｉ＝２ に対して、事柄（Ｃ）が成立する。
番＝ｋ に対して、
−Ｃｋ−１＞α
Ｐ ＜Ｑｈ＋Ｎｈ＜Ｐ−Ｃｋ−”“ ｏｊＱ＆＋１ ＋
Ｑｈ＋１−ｋａ −ＤＯＸＰ ＜ＲＦ（ＤｏｘＰ Ｑｆ）が成立すると仮
定すると、 Ｑｈ＋Ｎ１≧０のとき、 −にα −（ｋα＋１） −（α＋１）Ｐ ＜ Ｐ ＜
Ｐ Ｑｈ＋Ｎｈ＜Ｑｈ＋１＋Ｎｔｃ＋１＝（１−Ｄｏ
ＸＭ） ＸＱ＆＋Ｎ＆ ＱＢ＋ｘ 十Ｎ１＋１＝（１−ＤｏｘＭ） ×Ｑｋ＋Ｎ
ｋ＜Ｎｋ＜Ｐ−”−＜ｈ−１）α （”−’ Ｑｈ＜Ｐ 、 ｏ＜Ｎｈ ＜ｐ 。
Ｑｈ＋１−ｋａ −ＤＯＸＰ ＜ＲＦ（ＤｏｘＰ Ｑｆ）が成立すると仮
定すると、 Ｑｈ＋Ｎ１≧０のとき、 −にα −（ｋα＋１） −（α＋１）Ｐ ＜ Ｐ ＜
Ｐ Ｑｈ＋Ｎｈ＜Ｑｈ＋１＋Ｎｔｃ＋１＝（１−Ｄｏ
ＸＭ） ＸＱ＆＋Ｎ＆ ＱＢ＋ｘ 十Ｎ１＋１＝（１−ＤｏｘＭ） ×Ｑｋ＋Ｎ
ｋ＜Ｎｋ＜Ｐ−”−＜ｈ−１）α （”−’ Ｑｈ＜Ｐ 、 ｏ＜Ｎｈ ＜ｐ 。
（４）式 、 −Ｐ−（′ｌｘ＋１）＜Ｉ ＤｏｘＭ＜
０）上記２つの不等式をまとめ、００式を得る。
０）上記２つの不等式をまとめ、００式を得る。
−Ｐ ＜Ｑｋ＋１＋Ｎ＆÷１ ＜Ｐ−に′！（２１）Ｑ
ｋ＋Ｎｈ＜Ｏのとき −にα −Ｐ （Ｎｋ≦Ｑ１＋ｚ ＋Ｎ４＋ｌ＝ （１−Ｄｏ
ｘＭ ）Ｘ Ｑｈ ＋ＮｋＱｋ＋１＋Ｎ＆＋、＝ （１−ＤｏｘＭ） ｘＱｋ＋Ｎｋ＜（ｐ’″（ｌ１ｍ＋
’ｉ）、 （ｆ”−”％−Ｃｋα＋１） −にα ｐ ＜ｐ 上記２つの不等式をまとめ同じ＜ （２１＋式を得る。
ｋ＋Ｎｈ＜Ｏのとき −にα −Ｐ （Ｎｋ≦Ｑ１＋ｚ ＋Ｎ４＋ｌ＝ （１−Ｄｏ
ｘＭ ）Ｘ Ｑｈ ＋ＮｋＱｋ＋１＋Ｎ＆＋、＝ （１−ＤｏｘＭ） ｘＱｋ＋Ｎｋ＜（ｐ’″（ｌ１ｍ＋
’ｉ）、 （ｆ”−”％−Ｃｋα＋１） −にα ｐ ＜ｐ 上記２つの不等式をまとめ同じ＜ （２１＋式を得る。
以上により、ｉ＝に＋１に対して（１４式が成立する。
ｔ＝２ に対して（１勇式は証明済みであるから、数学
的帰納により、ｔ′：２２ のすべてのｔに対して０式
は成立する。
的帰納により、ｔ′：２２ のすべてのｔに対して０式
は成立する。
０４式で ｉ＝に＋２ とおいて（２つ式を得る。
ｐ −Ｑ＋す“ ＜ Ｑ ＆＋ ｗ 十Ｎ ｋ。、＜Ｐ
−（１＋１）“ （２２１（４）式よりＯ＜”＜Ｄｏで
あるから、（２り式の不等式一 の外側の項にＤｏを、内側の項に１を掛けて（ハ）式を
得る。
−（１＋１）“ （２２１（４）式よりＯ＜”＜Ｄｏで
あるから、（２り式の不等式一 の外側の項にＤｏを、内側の項に１を掛けて（ハ）式を
得る。
−（＆＋１）α
−ＤｏｘＰ （Ｒ４＋ｘ ＝
Ｑ １＋＊ ＋Ｎ６＋ａ −（＆＋４）αＭ＜Ｄ・×Ｐ
（ハ） これは、ｉ＝＆＋１ に対して（１９式が成立すること
を示している。ｉ＝２に対して０５）式が成立すること
は証明済みであるから、数学的帰納により 、ｉ〉２の
任意のｔについて０５１式は成立する。
（ハ） これは、ｉ＝＆＋１ に対して（１９式が成立すること
を示している。ｉ＝２に対して０５）式が成立すること
は証明済みであるから、数学的帰納により 、ｉ〉２の
任意のｔについて０５１式は成立する。
事柄（Ｄ）の証明
−Ｐ ノ補正ハ、Ｑ： ＋Ｎｉ ＞ ０ ＊ Ｑｉ＋ｘ
＋Ｎｉ＋１＜ ０のとき起きるが、 ９番＋１十Ｎｔ＋１＝＝（１−ＤｏｘＭ）ＸＱｊ＋Ｎ！
（−Ｐ ＜１−ＤｏＸＭ＜０） により、Ｊ＋ｘ ＋Ｎ４＋１をめているので、砒キ０と
なる。理由は、Ｑｉ ＝Ｏのとき、Ｑ、＋１＋Ｎ＄＋１
は負になシ得ない。Ｑ、Φ０なので−Ｐ−“の補正はＱ
ｉ−ｘ以前の部分商には伝播しない。
＋Ｎｉ＋１＜ ０のとき起きるが、 ９番＋１十Ｎｔ＋１＝＝（１−ＤｏｘＭ）ＸＱｊ＋Ｎ！
（−Ｐ ＜１−ＤｏＸＭ＜０） により、Ｊ＋ｘ ＋Ｎ４＋１をめているので、砒キ０と
なる。理由は、Ｑｉ ＝Ｏのとき、Ｑ、＋１＋Ｎ＄＋１
は負になシ得ない。Ｑ、Φ０なので−Ｐ−“の補正はＱ
ｉ−ｘ以前の部分商には伝播しない。
事柄（Ｅ）の証明
＋Ｐ の補正は、Ｑｉ ＋Ｎｉ ＜ Ｏ、Ｑｉ＋１十Ｎ
ｉ＋１）０のとき起きる。＋Ｐ−ｋａの補正がＱ、から
Ｑ、＋１に伝播するためには、Ｑｉのすべての桁がＰ−
１でなければならない。このとき、飢はＰ−１の補数表
示なので反復計算ではＰの補数表示に変換するので零と
なる。
ｉ＋１）０のとき起きる。＋Ｐ−ｋａの補正がＱ、から
Ｑ、＋１に伝播するためには、Ｑｉのすべての桁がＰ−
１でなければならない。このとき、飢はＰ−１の補数表
示なので反復計算ではＰの補数表示に変換するので零と
なる。
Ｑｉ＋ｘ ＋Ｎｉ＋１＝（１−ＤｏｘＭ）ｘＱ＝ 十Ｎ
ｉ（−Ｐ （１−Ｄｏ ｘＭ＜０ ） Ｋよシ、Ｑ ｉ ＋１＋ Ｎ ｔ４１をめているので、
Ｑｉが零の場合、Ｑ＝＋ｌ＋Ｎ７＋ｘはＮ、に等しくな
シ負のままである。よって、Ｑ、＋１＋Ｎ＄＋１が正に
なるときＱ。
ｉ（−Ｐ （１−Ｄｏ ｘＭ＜０ ） Ｋよシ、Ｑ ｉ ＋１＋ Ｎ ｔ４１をめているので、
Ｑｉが零の場合、Ｑ＝＋ｌ＋Ｎ７＋ｘはＮ、に等しくな
シ負のままである。よって、Ｑ、＋１＋Ｎ＄＋１が正に
なるときＱ。
のすべての桁かＰ−１となることはないので＋Ｐ−ｋａ
の補正はＱｉ−１以前の部分商に伝播しない。
の補正はＱｉ−１以前の部分商に伝播しない。
以下、本発明の一実施例を図面によシ詳細に説明する。
第１図は内挿近似回路のブロック図を示す。第１図にお
いて、内挿近似回路１は倍数発生器２゜３、キャリ・セ
イプ加算器４、加算器５、反転回路６、乗数選択回路７
よシなる。第２図に倍数発生器２，３の入出力関係を示
す。該内挿近似回路１の入力側にはテーブル情報格納ユ
ニット８，９が接続され、出力側には乗数選択回路１０
が接続される。テーブル情報格納ユニット８は近似逆数
ＭＯを格納し、ユニット９は差分Δを格納する。
いて、内挿近似回路１は倍数発生器２゜３、キャリ・セ
イプ加算器４、加算器５、反転回路６、乗数選択回路７
よシなる。第２図に倍数発生器２，３の入出力関係を示
す。該内挿近似回路１の入力側にはテーブル情報格納ユ
ニット８，９が接続され、出力側には乗数選択回路１０
が接続される。テーブル情報格納ユニット８は近似逆数
ＭＯを格納し、ユニット９は差分Δを格納する。
テーブル情報格納ユニット８．９に対する格納情報の取
り方の一例を以下に示す。
り方の一例を以下に示す。
（１）式で表示された２進数の除数に対し、より、近似
逆数Ｍｏ、差分Δを次のようにめる。
逆数Ｍｏ、差分Δを次のようにめる。
Δ＝（隣接するＭＯの差分） ＠
なお、このとき、Ｍｏの２°の位である１と、Δの負の
符号を表わす２ 以上の位は、固定であるのでテーブル
に格納しなくてもよく、テーブルを読み出したときに附
加すればよい。
符号を表わす２ 以上の位は、固定であるのでテーブル
に格納しなくてもよく、テーブルを読み出したときに附
加すればよい。
ただし、Ｄｏ＝２ のときだけ、Ｍｏ、Δとして次の特
別な値にする。
別な値にする。
ＭＯ＝ ｌ 、ＦＦＦＦＥ （１６進表示） （３）Δ
＝・・・ＦＦ、ＦＦ８２２ （１６進表示） ＠テー
ブル情報を索引するアドレスとして正規化された除数の
Ｄｏ、２からＤｏ、１１までの１０ビツトを使用して、
テーブル情報格納ユニット８，９からＭｏ、Δを読み出
した後、上記のアドレスの直後のビットＤｏ、１． 、
Ｄｏ、１． 、Ｌ）０，１．によシ内挿近似を行う。
＝・・・ＦＦ、ＦＦ８２２ （１６進表示） ＠テー
ブル情報を索引するアドレスとして正規化された除数の
Ｄｏ、２からＤｏ、１１までの１０ビツトを使用して、
テーブル情報格納ユニット８，９からＭｏ、Δを読み出
した後、上記のアドレスの直後のビットＤｏ、１． 、
Ｄｏ、１． 、Ｌ）０，１．によシ内挿近似を行う。
このとき、第１図では、倍数発生器２，３を使用して加
算しなければいけない数を１個減らしている。テーブル
情報格納ユニット８のＭＯおよび倍数発生器２，３の２
個の倍数ＭＬｏ 、 ＭＬＩはキャリ・セイブ加算器４
によ９２個にまとめられた後、加算器５により１つにま
とめられる。加算は２ 以上の位に対して行うが、内挿
近似回路１からは、加算結果の２ 以上の位に２ の位
として（１−Ｄｏ。
算しなければいけない数を１個減らしている。テーブル
情報格納ユニット８のＭＯおよび倍数発生器２，３の２
個の倍数ＭＬｏ 、 ＭＬＩはキャリ・セイブ加算器４
によ９２個にまとめられた後、加算器５により１つにま
とめられる。加算は２ 以上の位に対して行うが、内挿
近似回路１からは、加算結果の２ 以上の位に２ の位
として（１−Ｄｏ。
ｌｌ５）を附加した数を出力する。２０位は、乗数ビッ
トの最下位ビットであシ、乗算器の倍数発生論理によシ
、２０位が１のときは、＋２ の効果を持たせることに
する。よって、ＤＯ＝２ のときの乗数は、１．ＦＦＦ
Ｆ（１６進数）となるが、２ の位が１なので乗算器の
中で＋２ の効果を発揮し、実質的に乗数は２となる。
トの最下位ビットであシ、乗算器の倍数発生論理によシ
、２０位が１のときは、＋２ の効果を持たせることに
する。よって、ＤＯ＝２ のときの乗数は、１．ＦＦＦ
Ｆ（１６進数）となるが、２ の位が１なので乗算器の
中で＋２ の効果を発揮し、実質的に乗数は２となる。
反転回路６は１．近似逆数を負の数として直接乗算を行
う場合に使用し、内挿近似回路１内の乗数選択回路７は
、近似逆数の正、負を選択する回路である。
う場合に使用し、内挿近似回路１内の乗数選択回路７は
、近似逆数の正、負を選択する回路である。
以上の内挿近似により、近似逆数の精度は（２１式を満
たし、精度が２進数で３桁向上した。
たし、精度が２進数で３桁向上した。
１＜ＤｏｘＭ＜１．０００７ＦＦ８ （１６進表示）ｃ
２ｇＩＤｏＸＭの値は計算機を用いて確認したが、確認
方法の概要を以下に示す。
２ｇＩＤｏＸＭの値は計算機を用いて確認したが、確認
方法の概要を以下に示す。
２ ＋２ ）では定数であシ、２−’＜ Ｄｏ ＜ １
では、第３図に示すように、２１′＝１６３８４個の
長さ２ ”’：Ｌ１１の線分の階段関数となる。一方、
ＤｏｘＭのグラフは第４図に示すように１６３８４個の
線分が鋸の歯の形をしている。よって、 ＤｏｘＭの下限（最小値でもある）：１６３８４個の線
分の左端の最小値 Ｄｏ ｘ Ｍの上限： １６３８４個の線分の右端の最
大値 となる。
では、第３図に示すように、２１′＝１６３８４個の
長さ２ ”’：Ｌ１１の線分の階段関数となる。一方、
ＤｏｘＭのグラフは第４図に示すように１６３８４個の
線分が鋸の歯の形をしている。よって、 ＤｏｘＭの下限（最小値でもある）：１６３８４個の線
分の左端の最小値 Ｄｏ ｘ Ｍの上限： １６３８４個の線分の右端の最
大値 となる。
第５図に本発明による除算装置の一実施例のブロック図
を示す。第５図中、テーブル情報格納ユニット１７は第
１図の８と９を一緒にしたものであり、内挿近似回路１
８は第１図の１と同じものである。また、第１図の乗数
選択回路１０は第５図では１６なる符号を用いている。
を示す。第５図中、テーブル情報格納ユニット１７は第
１図の８と９を一緒にしたものであり、内挿近似回路１
８は第１図の１と同じものである。また、第１図の乗数
選択回路１０は第５図では１６なる符号を用いている。
除算は以下の順序で行われるが、その全体の制御を司ど
るのが制御回路１１である。
るのが制御回路１１である。
除数レジスタ１３にセットされた除数を正規化回路１４
によシ正規化し、その除数の上位ビットによシ、テーブ
ル情報格納ユニット１７から近似逆数と差分を読み出す
とともに、被乗数選択回路およびレジスタ１５に正規化
された除数ＤＯをセットする。
によシ正規化し、その除数の上位ビットによシ、テーブ
ル情報格納ユニット１７から近似逆数と差分を読み出す
とともに、被乗数選択回路およびレジスタ１５に正規化
された除数ＤＯをセットする。
内挿近似回路１８により近似逆数の精度を向上させた後
、先ず−Ｍを出力し、乗数選択回路１６により−Ｍを選
択して、（５）式のＤｏｘ（−Ｍ）を乗算器１９にて行
う。このとき、ハーフキャリ、ノ・−フサムは各レジス
タ２０．２１にセットされた後、加算器２２により１つ
゛にまとめられ、積が乗算結果レジスタ２３にセットさ
れる。
、先ず−Ｍを出力し、乗数選択回路１６により−Ｍを選
択して、（５）式のＤｏｘ（−Ｍ）を乗算器１９にて行
う。このとき、ハーフキャリ、ノ・−フサムは各レジス
タ２０．２１にセットされた後、加算器２２により１つ
゛にまとめられ、積が乗算結果レジスタ２３にセットさ
れる。
次に、被除数レジスタ１２にセットされた被除数を正規
化回路１４で正規化した後、該被除数ＮＯを被乗数選択
回路およびレジスタ１５にセットするとともに、内挿近
似回路１８からＭを出力して、乗数選択回路１６により
Ｍを選択し、（６）式のＮｏｘＭを実行する。ＮｏｘＭ
の一種が２１−フキヤリレジスタ２０、ハーフサムレジ
スタ２１にセットされた時、同時に乗算結果レジスタ２
３のり。ｘ（−Ｍ）の積を被乗数選択回路およびレジス
タ１５にセットする。（５）式では、Ｄｏ ｘ （−Ｍ
）に１を加えてＡとすることになっているが、１を加え
た後、２ 以上の位は負の符号ビットとなるので、該除
算装置とするのである。その後でＮｏｘＭの積を乗算結
果レジスタ２３にセットする。
化回路１４で正規化した後、該被除数ＮＯを被乗数選択
回路およびレジスタ１５にセットするとともに、内挿近
似回路１８からＭを出力して、乗数選択回路１６により
Ｍを選択し、（６）式のＮｏｘＭを実行する。ＮｏｘＭ
の一種が２１−フキヤリレジスタ２０、ハーフサムレジ
スタ２１にセットされた時、同時に乗算結果レジスタ２
３のり。ｘ（−Ｍ）の積を被乗数選択回路およびレジス
タ１５にセットする。（５）式では、Ｄｏ ｘ （−Ｍ
）に１を加えてＡとすることになっているが、１を加え
た後、２ 以上の位は負の符号ビットとなるので、該除
算装置とするのである。その後でＮｏｘＭの積を乗算結
果レジスタ２３にセットする。
以下、（７）式で示す反復計算を行い、同時に（８）式
からａυ式の部分商の補正を部分商補正回路２４で行い
、補正された部分商を部分商マージ回路２５によりマー
ジする。
からａυ式の部分商の補正を部分商補正回路２４で行い
、補正された部分商を部分商マージ回路２５によりマー
ジする。
反復計算では乗算結果の上位の部分商Ｑ６−１が乗数選
択回路１６に選択されるとともに、乗算結果の下位のＮ
ｉ−１が倍数の一種として乗算器１９に入力され、ＡＸ
Ｑ＝−１に足し込まれる。 この反復計算を必要回数だ
け繰シ返した後、最終的にマージされた商が除算結果レ
ジスタ２６にセットされる。
択回路１６に選択されるとともに、乗算結果の下位のＮ
ｉ−１が倍数の一種として乗算器１９に入力され、ＡＸ
Ｑ＝−１に足し込まれる。 この反復計算を必要回数だ
け繰シ返した後、最終的にマージされた商が除算結果レ
ジスタ２６にセットされる。
以上の計算が数としてどのように処理されているかを第
６図及び第７図に示す。第６図、第７図の例は、１６進
数１４桁の被除数、除数を扱っており、１６進数として
正規化した後、除数のビット正規化するのに資するビッ
ト数だけ、被除数、除数を左に桁送りしており、被除数
が２°の位よりあふれて左に出たときは、右に４ビット
桁送りするため、Ｎｏとして５９ビツトになっている。
６図及び第７図に示す。第６図、第７図の例は、１６進
数１４桁の被除数、除数を扱っており、１６進数として
正規化した後、除数のビット正規化するのに資するビッ
ト数だけ、被除数、除数を左に桁送りしており、被除数
が２°の位よりあふれて左に出たときは、右に４ビット
桁送りするため、Ｎｏとして５９ビツトになっている。
第６図、第７図に示すように、反復計算では、Ｑｉ−１
ｒ Ｎ、−１が負のときは、先頭に負の符号を埋め込む
とと□もに、Ｑｉ−０に対しては、乗数の最下位ビット
に１を付加することによシ、Ｑ、−□を１の補数から１
２の補数に修正する必要がある。第６図中、Ｑａ＋Ｎｇ
については、上段が正または零の場合であり、下段が
負の場合である。同様に、第７図中、Ｎ、−２，Ｑ、−
１，ｑｊ＋ Ｎ、については、上段が正または零の場合
であシ、下段か負の場合である。また、ｉはｔ≧３を満
たす任意の正の整数である。
ｒ Ｎ、−１が負のときは、先頭に負の符号を埋め込む
とと□もに、Ｑｉ−０に対しては、乗数の最下位ビット
に１を付加することによシ、Ｑ、−□を１の補数から１
２の補数に修正する必要がある。第６図中、Ｑａ＋Ｎｇ
については、上段が正または零の場合であり、下段が
負の場合である。同様に、第７図中、Ｎ、−２，Ｑ、−
１，ｑｊ＋ Ｎ、については、上段が正または零の場合
であシ、下段か負の場合である。また、ｉはｔ≧３を満
たす任意の正の整数である。
以下、除数Ｄｏ 、被除数ＮＯを、
Ｄｏ ＝ ０．９１Ａ２Ｂ４００ （１６進衣示）Ｎｏ
＝０．４８Ｄ１５９Ｅ２６ＡＦ３７ＢＣＯ（１６進表
示）として除算の具体例を説明する。
＝０．４８Ｄ１５９Ｅ２６ＡＦ３７ＢＣＯ（１６進表
示）として除算の具体例を説明する。
（ｉ） Ｄｏの上位１１ビツトは
０．９１Ａ（１６進表示） ＝ ０．１００１０００１
１０１（２進宍示） であシ、 ｏ、１ｏｏ１ｏｏｏ、 、ｏ、−１，１１００００１０
００００１００００１０−°。
１０１（２進宍示） であシ、 ｏ、１ｏｏ１ｏｏｏ、 、ｏ、−１，１１００００１０
００００１００００１０−°。
ｏ、１ｏｏ１ｏｏｏ１１．ｏ＝ １．１１０００００１
１０１００１０１１００°°。
１０１００１０１１００°°。
であるから、テーブル情報として次の数が出力される。
Ｍｏ＝ １．１１００００１０００００１００００１１
（２進表示）＝ １．Ｃ２０８６（１６進表示） Δ ＝・・・１１１１．１１１１１１１１１００１１１
０１０１０ （２進表示）＝・・・Ｆ、ＦＦ９Ｄ４ （
１６進衆示）Ｄｏ、Ｉｌｌ ＝： Ｄｏ、１３＝ Ｄｏ
、１４ ＝ ０ 、 Ｄｏ、１５＝ １ より１内挿近
似はすべてゼロとなるので最終的に除数の近似逆数とし
て使用されるＭは次の値となる（以下、特に注意書きし
ない限シ１６進表示とする）。
（２進表示）＝ １．Ｃ２０８６（１６進表示） Δ ＝・・・１１１１．１１１１１１１１１００１１１
０１０１０ （２進表示）＝・・・Ｆ、ＦＦ９Ｄ４ （
１６進衆示）Ｄｏ、Ｉｌｌ ＝： Ｄｏ、１３＝ Ｄｏ
、１４ ＝ ０ 、 Ｄｏ、１５＝ １ より１内挿近
似はすべてゼロとなるので最終的に除数の近似逆数とし
て使用されるＭは次の値となる（以下、特に注意書きし
ない限シ１６進表示とする）。
Ｍ＝ １．０２０８
−Ｍ＝＝ ・・・ＦＥ、３ＤＦ８
（Ｉｔ） Ａ ＝ １＋Ｄ。ｘ（−Ｍ）＝ ・・・ＦＦ
、ＦＦＦＢ７２８２６ １１１０ Ｑ １＋Ｎ １＝Ｎｏｘ Ｍ：０．８００２
４６８ＡＣＦ１３５７２３５ＥＯＱｌ＝０．８０Ｏ Ｎ１＝Ｏ，０Ｏ０２４６８ＡＣＦ１３５７２３５ＥＯ（
ｉＶ） １６３（Ｑ２十Ｎ、）＝１６３（ＡＸＱｌ＋Ｎ
、）＝、、、ＦＦ、ＦＦＦＣＢＦＦ１３５７２３５Ｅ１
６’、Ｑ２＝・・・ＦＦ 、 Ｆ’ＦＦ’１６ＩＩ、Ｎ
Ｆ、・・ＦＦ、ＦＦＦ’ＣＢＦ’Ｆ１３５７２３５ＥＱ
ｌ＝ ０．８００−０．００１ ＝ Ｑ、７ＦＦ （１／） １６ （Ｑ３＋Ｎ５）＝ １６ （Ａｘ（Ｑ
２＋０．００１）＋Ｎａ）： １６’、Ｎ２ ；・・・ＦＦ、ＣＢＦＦ１３５７２３５Ｅ１５’、Ｑ３
＝−ＦＦ、ＣＢＦ １６’、ＮｒＳ＝ ・・・ＦＦ、ＦＦＦＦ１３５７２３
５Ｅ１６”、Ｑ２＝ Ｏ，ＦＦＦ （ｖｌ） １６’（Ｑ４＋Ｎ４ ）＝１６９（Ａｘ （
Ｑ３＋１６−”） ＋Ｎ３ ）＝ ０．０００ １４Ａ
７ＤＥ １６’ 、Ｑ３＝ ０ 、ＣＢＦ ＋ ０ 、００１＝
Ｏ，ＣＣＯ 以上より、商として８桁とるものとしたとき、商、 ０
，７ＦＦＦＦＦＣＣ Ｍ倍された剰余： ０．００００００００００００１４
Ａ７ＤＥ以上、本発明の一実施例を説明してきたが、本
除算装置において、部分商および部分剰余を同一、回路
を繰り返して使用することによりめるのではなく、所要
の反復回数に等しい数の部分商および部分剰余ｒ求める
回路をパイプ２イン状に配置し、ベクトルの対応する要
素の間の商を１クロツク毎にめることができるベクトル
除算装置も構成可能である。
、ＦＦＦＢ７２８２６ １１１０ Ｑ １＋Ｎ １＝Ｎｏｘ Ｍ：０．８００２
４６８ＡＣＦ１３５７２３５ＥＯＱｌ＝０．８０Ｏ Ｎ１＝Ｏ，０Ｏ０２４６８ＡＣＦ１３５７２３５ＥＯ（
ｉＶ） １６３（Ｑ２十Ｎ、）＝１６３（ＡＸＱｌ＋Ｎ
、）＝、、、ＦＦ、ＦＦＦＣＢＦＦ１３５７２３５Ｅ１
６’、Ｑ２＝・・・ＦＦ 、 Ｆ’ＦＦ’１６ＩＩ、Ｎ
Ｆ、・・ＦＦ、ＦＦＦ’ＣＢＦ’Ｆ１３５７２３５ＥＱ
ｌ＝ ０．８００−０．００１ ＝ Ｑ、７ＦＦ （１／） １６ （Ｑ３＋Ｎ５）＝ １６ （Ａｘ（Ｑ
２＋０．００１）＋Ｎａ）： １６’、Ｎ２ ；・・・ＦＦ、ＣＢＦＦ１３５７２３５Ｅ１５’、Ｑ３
＝−ＦＦ、ＣＢＦ １６’、ＮｒＳ＝ ・・・ＦＦ、ＦＦＦＦ１３５７２３
５Ｅ１６”、Ｑ２＝ Ｏ，ＦＦＦ （ｖｌ） １６’（Ｑ４＋Ｎ４ ）＝１６９（Ａｘ （
Ｑ３＋１６−”） ＋Ｎ３ ）＝ ０．０００ １４Ａ
７ＤＥ １６’ 、Ｑ３＝ ０ 、ＣＢＦ ＋ ０ 、００１＝
Ｏ，ＣＣＯ 以上より、商として８桁とるものとしたとき、商、 ０
，７ＦＦＦＦＦＣＣ Ｍ倍された剰余： ０．００００００００００００１４
Ａ７ＤＥ以上、本発明の一実施例を説明してきたが、本
除算装置において、部分商および部分剰余を同一、回路
を繰り返して使用することによりめるのではなく、所要
の反復回数に等しい数の部分商および部分剰余ｒ求める
回路をパイプ２イン状に配置し、ベクトルの対応する要
素の間の商を１クロツク毎にめることができるベクトル
除算装置も構成可能である。
本発明によれば、除数の近似逆数の精度を向上させるの
に、従来乗算回数が２回必要であったのを乗算１回、場
合によっては加算１回程度と同程度の時間しか必要とし
なくなシ、また、従来、最終的にめる商と同じ長さの商
がまった時点で、商の検算、補正を行っていたのに対し
、反復計算の中に商の検算、補正を取シ込むことができ
るので、除算の実行時間の短縮に効果がある。また、部
分商の補正は、上位の部分商には伝播しないので、第１
番の商の補正を終えた時点で、除算結果を正規化する必
要があるかどうか早期に判定可能となる。
に、従来乗算回数が２回必要であったのを乗算１回、場
合によっては加算１回程度と同程度の時間しか必要とし
なくなシ、また、従来、最終的にめる商と同じ長さの商
がまった時点で、商の検算、補正を行っていたのに対し
、反復計算の中に商の検算、補正を取シ込むことができ
るので、除算の実行時間の短縮に効果がある。また、部
分商の補正は、上位の部分商には伝播しないので、第１
番の商の補正を終えた時点で、除算結果を正規化する必
要があるかどうか早期に判定可能となる。
第１図は内挿近似回路の構成例を示すブロック図、第２
図は第１図における倍数発生器の入出力関係を示す図、
第３図及び第４図は本発明による内挿近似の精度を示す
図、第５図は本発明の除算装置の一実施例を示す図、第
６図及び第７図は本発明の具体的動作例を示す図である
。 １．１８・・・内挿近似回路、８，９．１７・・・テー
ブル情報格納ユニット、２４・・・部分商補正回路。 オ・１図
図は第１図における倍数発生器の入出力関係を示す図、
第３図及び第４図は本発明による内挿近似の精度を示す
図、第５図は本発明の除算装置の一実施例を示す図、第
６図及び第７図は本発明の具体的動作例を示す図である
。 １．１８・・・内挿近似回路、８，９．１７・・・テー
ブル情報格納ユニット、２４・・・部分商補正回路。 オ・１図
Claims (1)
- （１）除数および被除数を正規化し、正規化された除数
の上位ビットをアドレスとしてテーブル情報格納ユニッ
トより除数の近似逆数を得、正規化された被除数と前記
除数の近似逆数を掛けることにより商をめる除算装置に
おいて、テーブル情報として除数の近似逆数だけでなく
、隣接する近似逆数の差分またはこれに類する数を記憶
したテーブル情報格納ユニットと、正規化された除数の
上位ビットをアドレスとして前記テーブル情報格納ユニ
ットよシ除数の近似逆数と上記の差分またはこれに類す
る数を索引した後、テーブル情報検索に使用した正規化
された除数の上位ビットの直後の数ビットによシ、差分
またはこれに類する数を比例配分して、近似逆数に加え
る内挿近似回路とを設けたことを特徴とする除算装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58247646A JPS60142738A (ja) | 1983-12-30 | 1983-12-30 | 内挿近似を使用する除算装置 |
| EP84116428A EP0149248B1 (en) | 1983-12-30 | 1984-12-28 | Method and apparatus for division using interpolation approximation |
| DE8484116428T DE3477524D1 (en) | 1983-12-30 | 1984-12-28 | Method and apparatus for division using interpolation approximation |
| US06/687,912 US4707798A (en) | 1983-12-30 | 1984-12-31 | Method and apparatus for division using interpolation approximation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58247646A JPS60142738A (ja) | 1983-12-30 | 1983-12-30 | 内挿近似を使用する除算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60142738A true JPS60142738A (ja) | 1985-07-27 |
| JPH0319569B2 JPH0319569B2 (ja) | 1991-03-15 |
Family
ID=17166583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58247646A Granted JPS60142738A (ja) | 1983-12-30 | 1983-12-30 | 内挿近似を使用する除算装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4707798A (ja) |
| EP (1) | EP0149248B1 (ja) |
| JP (1) | JPS60142738A (ja) |
| DE (1) | DE3477524D1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61216024A (ja) * | 1985-02-14 | 1986-09-25 | プライム・コンピユ−タ・インコ−ポレイテツド | デジタル回路でレンジ変換を行うための方法および装置 |
| JPS62118474A (ja) * | 1985-11-19 | 1987-05-29 | Hitachi Ltd | ベクトル除算装置の制御方式 |
| US5065352A (en) * | 1989-08-16 | 1991-11-12 | Matsushita Electric Industrial Co., Ltd. | Divide apparatus employing multiplier with overlapped partial quotients |
| JPH0594280A (ja) * | 1990-03-21 | 1993-04-16 | Bull Sa | 逆数の計算方法と、該方法を実施するためのコンピユータ |
| KR100528269B1 (ko) * | 1996-07-25 | 2006-02-01 | 프리스케일 세미컨덕터, 인크. | 부동소수점하드웨어를사용하여마이크로프로세서정수나눗셈연산들을실행하기위한방법및장치 |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4881193A (en) * | 1986-09-04 | 1989-11-14 | Hitachi, Ltd. | Rational number operation unit for reduction |
| US5012439A (en) * | 1986-12-29 | 1991-04-30 | Hughes Aircraft Company | Method and apparatus for performing division |
| US4878190A (en) * | 1988-01-29 | 1989-10-31 | Texas Instruments Incorporated | Floating point/integer processor with divide and square root functions |
| JP2692843B2 (ja) * | 1988-03-31 | 1997-12-17 | 株式会社東芝 | 除算器 |
| US4999801A (en) * | 1988-07-15 | 1991-03-12 | Fujitsu Limited | Floating point operation unit in division and square root operations |
| JPH0833816B2 (ja) * | 1988-10-08 | 1996-03-29 | 日本電気株式会社 | 固定小数点除算方式 |
| JPH02156328A (ja) * | 1988-12-08 | 1990-06-15 | Toshiba Corp | 逆数回路 |
| US5249149A (en) * | 1989-01-13 | 1993-09-28 | International Business Machines Corporation | Method and apparatus for performining floating point division |
| JPH0831029B2 (ja) * | 1989-07-11 | 1996-03-27 | 日本電気株式会社 | 除算用近似逆数生成装置 |
| SE464787B (sv) * | 1989-10-04 | 1991-06-10 | Ericsson Telefon Ab L M | Foerfarande och anordning foer att utfoera en approximativ division |
| US5274580A (en) * | 1990-03-21 | 1993-12-28 | Bull, S.A. | Method for calculating the inverse of a number, and computer for performing the method |
| US5140545A (en) * | 1991-02-13 | 1992-08-18 | International Business Machines Corporation | High performance divider with a sequence of convergence factors |
| DE69231051T2 (de) * | 1991-09-05 | 2001-01-18 | Cyrix Corp | Verfahren und Anordnung zur vorteilierten Division |
| US5539682A (en) * | 1992-08-07 | 1996-07-23 | Lsi Logic Corporation | Seed generation technique for iterative, convergent digital computations |
| JP2803506B2 (ja) * | 1992-12-25 | 1998-09-24 | 三菱電機株式会社 | 除算器 |
| US5377134A (en) * | 1992-12-29 | 1994-12-27 | International Business Machines Corporation | Leading constant eliminator for extended precision in pipelined division |
| JPH08220510A (ja) * | 1995-02-09 | 1996-08-30 | Canon Inc | 表示制御装置 |
| JP3660075B2 (ja) * | 1996-10-04 | 2005-06-15 | 株式会社ルネサステクノロジ | 除算装置 |
| US6321245B1 (en) * | 1997-04-02 | 2001-11-20 | International Business Machines Corporation | Method and system for performing fast division using non linear interpolation |
| US6252847B1 (en) * | 1997-09-12 | 2001-06-26 | Alcatel Canada Inc. | Calculation of quotient-based explicit rate algorithm for ABR traffic |
| US6260054B1 (en) | 1998-10-29 | 2001-07-10 | Neomagic Corp. | Reciprocal generator using piece-wise-linear segments of varying width with floating-point format |
| AU2001222142A1 (en) * | 2000-02-04 | 2001-08-14 | Sensirion Ag | A/d converter with lookup table |
| CA2329104C (en) | 2000-12-20 | 2005-05-24 | Sicon Video Corporation | Method and apparatus for calculating a reciprocal |
| FI20011610A0 (fi) * | 2001-08-07 | 2001-08-07 | Nokia Corp | Menetelmä ja laite jakolaskun suorittamiseksi |
| US20060179092A1 (en) * | 2005-02-10 | 2006-08-10 | Schmookler Martin S | System and method for executing fixed point divide operations using a floating point multiply-add pipeline |
| US20060242220A1 (en) * | 2005-04-20 | 2006-10-26 | Texas Instruments, Inc. | Hardware divider |
| EP2365411A1 (en) * | 2010-03-10 | 2011-09-14 | Sensirion AG | Flow control arrangement |
| EP2392898B1 (en) | 2010-06-04 | 2017-12-13 | Sensirion AG | Sensor system |
| WO2017196204A1 (en) * | 2016-05-13 | 2017-11-16 | Oracle International Corporation | Methods for constructing lookup tables for division and square root implementations |
| CN108595148B (zh) * | 2018-04-09 | 2021-06-29 | 中国电子产品可靠性与环境试验研究所（（工业和信息化部电子第五研究所）（中国赛宝实验室）） | 除法函数实现方法、电路、芯片以及*** |
| CN108897524B (zh) * | 2018-05-31 | 2021-01-22 | 中国电子产品可靠性与环境试验研究所（（工业和信息化部电子第五研究所）（中国赛宝实验室）） | 除法函数处理电路、方法、芯片以及*** |
| US11416218B1 (en) | 2020-07-10 | 2022-08-16 | Ali Tasdighi Far | Digital approximate squarer for machine learning |
| US11467805B1 (en) | 2020-07-10 | 2022-10-11 | Ali Tasdighi Far | Digital approximate multipliers for machine learning and artificial intelligence applications |
| RU2770799C1 (ru) * | 2021-04-02 | 2022-04-21 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Устройство деления двоичных чисел |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4996647A (ja) * | 1972-10-30 | 1974-09-12 | ||
| JPS513143A (ja) * | 1974-06-25 | 1976-01-12 | Nippon Soken | |
| JPS5481047A (en) * | 1977-12-12 | 1979-06-28 | Toshiba Corp | Operation unit |
| JPS5633734A (en) * | 1979-08-25 | 1981-04-04 | Aisuke Katayama | Divisor conversion type high-speed division system |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3508038A (en) * | 1966-08-30 | 1970-04-21 | Ibm | Multiplying apparatus for performing division using successive approximate reciprocals of a divisor |
| US3648038A (en) * | 1969-04-25 | 1972-03-07 | Ibm | Apparatus and method for obtaining the reciprocal of a number and the quotient of two numbers |
| US3633018A (en) * | 1969-12-18 | 1972-01-04 | Ibm | Digital division by reciprocal conversion technique |
| US3777132A (en) * | 1972-02-23 | 1973-12-04 | Burroughs Corp | Method and apparatus for obtaining the reciprocal of a number and the quotient of two numbers |
| US4025773A (en) * | 1974-07-19 | 1977-05-24 | Burroughs Corporation | Enhanced apparatus for binary quotient, binary product, binary sum and binary difference generation |
| JPS5741737A (en) * | 1980-08-22 | 1982-03-09 | Nec Corp | Dividing device |
| JPS57172444A (en) * | 1981-04-15 | 1982-10-23 | Hitachi Ltd | Approximate quotient correcting circuit |
-
1983
- 1983-12-30 JP JP58247646A patent/JPS60142738A/ja active Granted
-
1984
- 1984-12-28 EP EP84116428A patent/EP0149248B1/en not_active Expired
- 1984-12-28 DE DE8484116428T patent/DE3477524D1/de not_active Expired
- 1984-12-31 US US06/687,912 patent/US4707798A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4996647A (ja) * | 1972-10-30 | 1974-09-12 | ||
| JPS513143A (ja) * | 1974-06-25 | 1976-01-12 | Nippon Soken | |
| JPS5481047A (en) * | 1977-12-12 | 1979-06-28 | Toshiba Corp | Operation unit |
| JPS5633734A (en) * | 1979-08-25 | 1981-04-04 | Aisuke Katayama | Divisor conversion type high-speed division system |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61216024A (ja) * | 1985-02-14 | 1986-09-25 | プライム・コンピユ−タ・インコ−ポレイテツド | デジタル回路でレンジ変換を行うための方法および装置 |
| JPS62118474A (ja) * | 1985-11-19 | 1987-05-29 | Hitachi Ltd | ベクトル除算装置の制御方式 |
| US4797849A (en) * | 1985-11-19 | 1989-01-10 | Hitachi, Ltd. | Pipelined vector divide apparatus |
| JPH0477932B2 (ja) * | 1985-11-19 | 1992-12-09 | Hitachi Ltd | |
| US5065352A (en) * | 1989-08-16 | 1991-11-12 | Matsushita Electric Industrial Co., Ltd. | Divide apparatus employing multiplier with overlapped partial quotients |
| JPH0594280A (ja) * | 1990-03-21 | 1993-04-16 | Bull Sa | 逆数の計算方法と、該方法を実施するためのコンピユータ |
| KR100528269B1 (ko) * | 1996-07-25 | 2006-02-01 | 프리스케일 세미컨덕터, 인크. | 부동소수점하드웨어를사용하여마이크로프로세서정수나눗셈연산들을실행하기위한방법및장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3477524D1 (en) | 1989-05-03 |
| JPH0319569B2 (ja) | 1991-03-15 |
| US4707798A (en) | 1987-11-17 |
| EP0149248B1 (en) | 1989-03-29 |
| EP0149248A3 (en) | 1986-06-25 |
| EP0149248A2 (en) | 1985-07-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60142738A (ja) | 内挿近似を使用する除算装置 | |
| US5046038A (en) | Method and apparatus for performing division using a rectangular aspect ratio multiplier | |
| US5249149A (en) | Method and apparatus for performining floating point division | |
| US6049815A (en) | Method and apparatus for finite field multiplication | |
| US5262976A (en) | Plural-bit recoding multiplier | |
| JP2622896B2 (ja) | 除算装置 | |
| US5307303A (en) | Method and apparatus for performing division using a rectangular aspect ratio multiplier | |
| US5023827A (en) | Radix-16 divider using overlapped quotient bit selection and concurrent quotient rounding and correction | |
| US5132925A (en) | Radix-16 divider using overlapped quotient bit selection and concurrent quotient rounding and correction | |
| US5060182A (en) | Method and apparatus for performing the square root function using a rectangular aspect ratio multiplier | |
| JPS60164837A (ja) | 除算装置 | |
| US8060551B2 (en) | Method and apparatus for integer division | |
| US5784307A (en) | Division algorithm for floating point or integer numbers | |
| KR102399200B1 (ko) | 연상 메모리 내의 장비트 가산 및 장비트 승산을 위한 시스템 및 방법 | |
| CN108334304B (zh) | 数字递归除法 | |
| US20010054053A1 (en) | Method and apparatus for finite field multiplication | |
| CN101295237A (zh) | 求商和余数的高速除法器 | |
| Ercegovac et al. | Very high radix division with selection by rounding and prescaling | |
| US5818745A (en) | Computer for performing non-restoring division | |
| US5289398A (en) | Small-sized low power consumption multiplication processing device with a rounding recording circuit for performing high speed iterative multiplication | |
| Ruiz et al. | Algebraic circuits | |
| JP2578482B2 (ja) | 浮動小数点演算器 | |
| US5954791A (en) | Multipliers with a shorter run time | |
| Jain et al. | Realization of regula-falsi iteration based double precision floating point division | |
| Mandelbaum | A method for calculation of the square root using combinatorial logic |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |