RU2770799C1 - Устройство деления двоичных чисел - Google Patents
Устройство деления двоичных чисел Download PDFInfo
- Publication number
- RU2770799C1 RU2770799C1 RU2021109183A RU2021109183A RU2770799C1 RU 2770799 C1 RU2770799 C1 RU 2770799C1 RU 2021109183 A RU2021109183 A RU 2021109183A RU 2021109183 A RU2021109183 A RU 2021109183A RU 2770799 C1 RU2770799 C1 RU 2770799C1
- Authority
- RU
- Russia
- Prior art keywords
- inverting
- elements
- inputs
- output
- inhibit
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Complex Calculations (AREA)
Abstract
Изобретение относится к области вычислительной техники и, в частности, может быть использовано при построении средств автоматики, функциональных узлов систем управления. Техническим результатом является обеспечение формирования двоичного кода целой части частного двух двухразрядных двоичных чисел, задаваемых двоичными сигналами. Технический результат заявляемого технического решения достигается тем, что в заявленном решении предусмотрен логический элемент, в который введены четыре логических элемента «Запрет» и элемент «ИЛИ», при этом инвертирующий и неинвертирующий входы первого элемента «Запрет» соединены соответственно с инвертирующими входами четвертого и второго элементов «Запрет», инвертирующий вход третьего и неинвертирующий вход четвертого элементов «Запрет» подключены соответственно к выходу второго и неинвертирующему входу третьего элементов «Запрет», а первый, второй входы и выход элемента «ИЛИ» соединены соответственно с выходами первого, третьего элементов «Запрет» и первым выходом устройства деления двоичных чисел, первый, третий, второй, четвертый входы и второй выход которого подключены соответственно к неинвертирующему, инвертирующему входам второго, инвертирующему, неинвертирующему входам и выходу четвертого элементов «Запрет». 1 ил.
Description
Изобретение относится к вычислительной технике и может быть использовано при построении средств автоматики, функциональных узлов систем управления и др.
Известны устройства деления двоичных чисел (см., например, нижний рис. в табл. 3.5 на стр. 103 в книге Справочник по цифровой вычислительной технике. Малиновский Б.Н., Александров В.Я., Боюн В.П. и др. / Под ред. Б.Н. Малиновского. Киев: Техника, 1974 г.), которые формируют двоичный код целой части частного двух одноразрядных двоичных чисел, задаваемых двоичными сигналами.
К причине, препятствующей достижению указанного ниже технического результата при использовании известных устройств деления двоичных чисел, относятся ограниченные функциональные возможности, обусловленные тем, что не допускается обработка двухразрядных двоичных чисел.
Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятое за прототип устройство деления двоичных чисел (рис. 2 на стр. 24 в книге Цифровые и аналоговые интегральные микросхемы: Справочник / С.В. Якубовский, Л.И. Ниссельсон, В.И. Кулешова и др.; Под ред. С.В. Якубовского. М.: Радио и связь, 1989 г.), которое содержит логический элемент и формирует двоичный код целой части частного двух одноразрядных двоичных чисел, задаваемых двоичными сигналами.
К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не допускается обработка двухразрядных двоичных чисел.
Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения формирования двоичного кода целой части частного двух двухразрядных двоичных чисел, задаваемых двоичными сигналами.
Указанный технический результат при осуществлении изобретения достигается тем, что в устройстве деления двоичных чисел, содержащем логический элемент, особенность заключается в том, что в него дополнительно введены четыре логических элемента, причем с первого по четвертый и пятый логические элементы являются соответственно элементами «Запрет» и элементом «ИЛИ», инвертирующий и неинвертирующий входы первого элемента «Запрет» соединены соответственно с инвертирующими входами четвертого и второго элементов «Запрет», инвертирующий вход третьего и неинвертирующий вход четвертого элементов «Запрет» подключены соответственно к выходу второго и неинвертирующему входу третьего элементов «Запрет», а первый, второй входы и выход элемента «ИЛИ» соединены соответственно с выходами первого, третьего элементов «Запрет» и первым выходом устройства деления двоичных чисел, первый, третий, второй, четвертый входы и второй выход которого подключены соответственно к неинвертирующему, инвертирующему входам второго, инвертирующему, неинвертирующему входам и выходу четвертого элементов «Запрет».
На чертеже представлена схема предлагаемого устройства деления двоичных чисел.
Устройство деления двоичных чисел содержит элементы «Запрет» 11, …, 14 и элемент «ИЛИ» 2, причем инвертирующий и неинвертирующий входы элемента 11 соединены соответственно с инвертирующими входами элементов 14 и 12, инвертирующий вход элемента 13 и неинвертирующий вход элемента 14 подключены соответственно к выходу элемента 12 и неинвертирующему входу элемента 13, а первый, второй входы и выход элемента 2 соединены соответственно с выходами элементов 11, 13 и первым выходом устройства деления двоичных чисел, первый, третий, второй, четвертый входы и второй выход которого подключены соответственно к неинвертирующему, инвертирующему входам элемента 12, инвертирующему, неинвертирующему входам и выходу элемента 14.
Работа предлагаемого устройства деления двоичных чисел осуществляется следующим образом. На его первый, второй и третий, четвертый входы подаются соответственно двоичные сигналы х0,х1∈{0,1} и у0,у1∈{0,1}, которые задают подлежащие обработке двухразрядные двоичные числа Х=х1х0, Y=y1y0, причем х1,у1 и х0,у0 определяют значения старших и младших разрядов соответственно. В представленной ниже таблице приведены значения выходных сигналов z0,zx предлагаемого устройства, полученные с учетом работы его элементов для всех разрешенных наборов значений сигналов х0,x1,у0,у1.
Согласно представленной таблицы имеем Z=[Y/X], где Z=z1z0 - двухразрядное двоичное число, задаваемое двоичными сигналами z0,z1∈{0,1} (z1 и z0 определяют значения старшего и младшего разрядов соответственно), [] - оператор выделения целой части.
Вышеизложенные сведения позволяют сделать вывод, что предлагаемое устройство деления двоичных чисел обладает более широкими по сравнению с прототипом функциональными возможностями, так как формирует двоичный код целой части частного двух двухразрядных двоичных чисел, задаваемых двоичными сигналами.
Claims (1)
- Устройство деления двоичных чисел, содержащее логический элемент и отличающееся тем, что в него дополнительно введены четыре логических элемента, причем с первого по четвертый и пятый логические элементы являются соответственно элементами «Запрет» и элементом «ИЛИ», инвертирующий и неинвертирующий входы первого элемента «Запрет» соединены соответственно с инвертирующими входами четвертого и второго элементов «Запрет», инвертирующий вход третьего и неинвертирующий вход четвертого элементов «Запрет» подключены соответственно к выходу второго и неинвертирующему входу третьего элементов «Запрет», а первый, второй входы и выход элемента «ИЛИ» соединены соответственно с выходами первого, третьего элементов «Запрет» и первым выходом устройства деления двоичных чисел, первый, третий, второй, четвертый входы и второй выход которого подключены соответственно к неинвертирующему, инвертирующему входам второго, инвертирующему, неинвертирующему входам и выходу четвертого элементов «Запрет».
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2021109183A RU2770799C1 (ru) | 2021-04-02 | 2021-04-02 | Устройство деления двоичных чисел |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2021109183A RU2770799C1 (ru) | 2021-04-02 | 2021-04-02 | Устройство деления двоичных чисел |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2770799C1 true RU2770799C1 (ru) | 2022-04-21 |
Family
ID=81306430
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2021109183A RU2770799C1 (ru) | 2021-04-02 | 2021-04-02 | Устройство деления двоичных чисел |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2770799C1 (ru) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SU955039A1 (ru) * | 1980-06-27 | 1982-08-30 | Кировский Политехнический Институт | Устройство дл делени двоичных чисел |
US4707798A (en) * | 1983-12-30 | 1987-11-17 | Hitachi, Ltd. | Method and apparatus for division using interpolation approximation |
RU2260204C1 (ru) * | 2004-05-11 | 2005-09-10 | Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Параллельный счетчик единичных сигналов |
-
2021
- 2021-04-02 RU RU2021109183A patent/RU2770799C1/ru active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SU955039A1 (ru) * | 1980-06-27 | 1982-08-30 | Кировский Политехнический Институт | Устройство дл делени двоичных чисел |
US4707798A (en) * | 1983-12-30 | 1987-11-17 | Hitachi, Ltd. | Method and apparatus for division using interpolation approximation |
RU2260204C1 (ru) * | 2004-05-11 | 2005-09-10 | Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Параллельный счетчик единичных сигналов |
Non-Patent Citations (1)
Title |
---|
АНДРЕЕВ Д.В.: "Универсальные логические модули для обработки многозначных и континуальных данных", УлГТУ, 2010. ЯКУБОВСКИЙ С.В. и др.: "Цифровые и аналоговые интегральные микросхемы: Справочник", Радио и связь, 1989 г. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN111796870B (zh) | 数据格式转换装置、处理器、电子设备及模型运行方法 | |
RU2770799C1 (ru) | Устройство деления двоичных чисел | |
RU2363037C1 (ru) | Устройство сравнения двоичных чисел | |
RU2300133C1 (ru) | Устройство селекции минимального из двух двоичных чисел | |
RU2713862C1 (ru) | УМНОЖИТЕЛЬ ПО МОДУЛЮ q | |
RU2764707C1 (ru) | Арифметическое устройство по модулю семь | |
RU2778675C1 (ru) | Сумматор по модулю три | |
RU2361266C1 (ru) | Компаратор двоичных чисел | |
RU2626329C1 (ru) | Компаратор двоичных чисел | |
RU2621280C1 (ru) | Компаратор двоичных чисел | |
RU2770798C1 (ru) | ВЫЧИТАТЕЛЬ ПО МОДУЛЮ q | |
RU2778676C1 (ru) | Арифметическое устройство по модулю три | |
RU2363036C1 (ru) | Устройство сравнения двоичных чисел | |
RU2702970C1 (ru) | СУММАТОР ПО МОДУЛЮ q | |
RU2629453C1 (ru) | Двоичный вычитатель | |
RU2789722C1 (ru) | Двоичный вычитатель | |
RU2629452C1 (ru) | Логический преобразователь | |
RU2809211C1 (ru) | Компаратор двоичных чисел | |
RU2703676C1 (ru) | Сумматор по модулю три | |
RU2770801C1 (ru) | Умножитель по модулю три | |
RU2761103C1 (ru) | Параллельный счетчик единиц | |
RU2702968C1 (ru) | Ранговый фильтр | |
RU2809210C1 (ru) | Логический преобразователь | |
RU2758184C1 (ru) | Двоичный сумматор | |
RU2681693C1 (ru) | Устройство селекции двоичных чисел |