JPS60123936A - バッフア記憶制御方式 - Google Patents
バッフア記憶制御方式Info
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- JPS60123936A JPS60123936A JP58231104A JP23110483A JPS60123936A JP S60123936 A JPS60123936 A JP S60123936A JP 58231104 A JP58231104 A JP 58231104A JP 23110483 A JP23110483 A JP 23110483A JP S60123936 A JPS60123936 A JP S60123936A
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- 239000000872 buffer Substances 0.000 title claims abstract description 95
- 230000015654 memory Effects 0.000 claims description 37
- 238000000034 method Methods 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 10
- 210000001217 buttock Anatomy 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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- G06F9/3812—Instruction prefetching with instruction modification, e.g. store into instruction stream
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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- G—PHYSICS
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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- G06F12/0846—Cache with multiple tag or data arrays being simultaneously accessible
- G06F12/0848—Partitioned cache, e.g. separate instruction and operand caches
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、データ処理装置におけるバッファ記憶システ
ムに関し、特にオペランドと命令のために別々のバッフ
ァ記憶装置とをそなえたバッファ記憶システムにおいて
、オペランドストア時のデータの更新性を正しく保証す
るためのバッファ記憶制御方式に関する。
ムに関し、特にオペランドと命令のために別々のバッフ
ァ記憶装置とをそなえたバッファ記憶システムにおいて
、オペランドストア時のデータの更新性を正しく保証す
るためのバッファ記憶制御方式に関する。
近年、データ処理装置の能方向上のため、各種の方式が
考えられている。その方式の一つとして、パイプライン
方式がある。この方式は、一つの命令実行シーケンスを
複数のフェーズに分けて、それらの各フェーズをそれぞ
れ実行する複数のステーションを設け、各ステーション
が独立に動けるようにすることによって複数の命令を同
時に処理するものである。
考えられている。その方式の一つとして、パイプライン
方式がある。この方式は、一つの命令実行シーケンスを
複数のフェーズに分けて、それらの各フェーズをそれぞ
れ実行する複数のステーションを設け、各ステーション
が独立に動けるようにすることによって複数の命令を同
時に処理するものである。
第１図に、ＣＰＵパイプラインの１例を示す。１つの命
令は、命令フェッチフェーズにより命令がバッファから
読み出された後、ΦＡからΦＦまでの６つのフェーズを
通ることにより処理される。
令は、命令フェッチフェーズにより命令がバッファから
読み出された後、ΦＡからΦＦまでの６つのフェーズを
通ることにより処理される。
各フェーズの一部はｔつまたは３つのサイクルに分割さ
れている。各サイクルの仕事分担は次の通りである。
れている。各サイクルの仕事分担は次の通りである。
Ｉ；命令フェッチアドレス計算
Ｂ１；命令フェッチによるバッファサイクルＩＢ２ ；
同 ２ Ｒ；レジスタリード Ａ；オペランドアドレス計算 Ｂ１；オペランドアクセスによるバッファサイクルＩＢ
２ ； 同 ２ Ｅ１；演算実行サイクルＩ Ｂ２ ； 同 ２ ■；チェックサイクル Ｗ；書込みサイクル ＣＰＵは、第２図のように、３つの機能ブロックＩ −
ＵＮＩＴ 、 Ｅ−ＵＮＩＴ 、 ５−ＬＪＮＩＴ ト
ハッ７７記憶装置とより成っている。Ｉ −ＵＮＩＴは
命令を解読し、パイプライン全体を制御する。Ｅ −Ｔ
ＪＮＩＴは演算を行ない、Ｓ −ＵＮＩＴはバッファ記
憶と主記憶へのアクセスを制御するユニットである。
同 ２ Ｒ；レジスタリード Ａ；オペランドアドレス計算 Ｂ１；オペランドアクセスによるバッファサイクルＩＢ
２ ； 同 ２ Ｅ１；演算実行サイクルＩ Ｂ２ ； 同 ２ ■；チェックサイクル Ｗ；書込みサイクル ＣＰＵは、第２図のように、３つの機能ブロックＩ −
ＵＮＩＴ 、 Ｅ−ＵＮＩＴ 、 ５−ＬＪＮＩＴ ト
ハッ７７記憶装置とより成っている。Ｉ −ＵＮＩＴは
命令を解読し、パイプライン全体を制御する。Ｅ −Ｔ
ＪＮＩＴは演算を行ない、Ｓ −ＵＮＩＴはバッファ記
憶と主記憶へのアクセスを制御するユニットである。
ＣＰＵのパイプラインの中で、バッファ記憶へのアクセ
スがどのように行なわれているかを示したのが第３図で
あり、バッファ記憶を制御する５−ｔＪＮＩＴのパイプ
ラインを示している。命令フェッチ、オペランドアクセ
スとも４サイクルより成り各サイクルの仕事は次のよう
になっている。
スがどのように行なわれているかを示したのが第３図で
あり、バッファ記憶を制御する５−ｔＪＮＩＴのパイプ
ラインを示している。命令フェッチ、オペランドアクセ
スとも４サイクルより成り各サイクルの仕事は次のよう
になっている。
Ｐ；バッファ記憶を使用する優先順位を決めるプライオ
リティサイクル Ｂ１；バッファアクセスＩ Ｂ２；バッファアクセス２ Ｒ；アクセスの結果により読み出しデータをニー ＵＮ
ＩＴ 、 Ｅ−耐ＩＴへ送るサイクルバッファ記憶への
アクセスは、第３図に示すように１命令を処理するパイ
プラインの中で■サイクル、Ａサイクルと２回出されて
いる。このため、アクセスのぶつかりあいが起こるのを
さけるために、第４図に示すよう、■サイクルとＡサイ
クルとが重ならないように、２サイクルに１命令を処理
する構成となっている。
リティサイクル Ｂ１；バッファアクセスＩ Ｂ２；バッファアクセス２ Ｒ；アクセスの結果により読み出しデータをニー ＵＮ
ＩＴ 、 Ｅ−耐ＩＴへ送るサイクルバッファ記憶への
アクセスは、第３図に示すように１命令を処理するパイ
プラインの中で■サイクル、Ａサイクルと２回出されて
いる。このため、アクセスのぶつかりあいが起こるのを
さけるために、第４図に示すよう、■サイクルとＡサイ
クルとが重ならないように、２サイクルに１命令を処理
する構成となっている。
このパイプラインを用いたＣＰＵにおいて、もしもパイ
プラインへの命令投入を毎サイクル行なえるように構成
すれば、処理速度を２倍に向上させることができる。し
かしながら、毎サイクルパイプラインとなれば、■サイ
クルとＡサイクルのぶつかり合いがおこり、■サイクル
１回当り２個の命令をフェッチすることができるとして
も、パイプラインの処理能力は１．５サイクルで１命令
しか実行できない。したがって効率の良い毎サイクルパ
イプラインをつくるのであれば、命令フェッチ用−のバ
ッファ記憶とオペランドアクセス用のバッファ記憶とを
分離して、それぞれ独立に動作できる構造としなければ
ならない。
プラインへの命令投入を毎サイクル行なえるように構成
すれば、処理速度を２倍に向上させることができる。し
かしながら、毎サイクルパイプラインとなれば、■サイ
クルとＡサイクルのぶつかり合いがおこり、■サイクル
１回当り２個の命令をフェッチすることができるとして
も、パイプラインの処理能力は１．５サイクルで１命令
しか実行できない。したがって効率の良い毎サイクルパ
イプラインをつくるのであれば、命令フェッチ用−のバ
ッファ記憶とオペランドアクセス用のバッファ記憶とを
分離して、それぞれ独立に動作できる構造としなければ
ならない。
この２つのバッファ記憶を持った場合に問題となるのは
、同一ブロック（３２バイトあるいは６４バイト単位）
が２つのバッファ記憶に存在した時の内容の一致を図る
制御である。この問題は２台のＣＰＵがそれぞれ別個の
バッファ記憶装置を持った場合のデータの一致制御の方
式に類似している。
、同一ブロック（３２バイトあるいは６４バイト単位）
が２つのバッファ記憶に存在した時の内容の一致を図る
制御である。この問題は２台のＣＰＵがそれぞれ別個の
バッファ記憶装置を持った場合のデータの一致制御の方
式に類似している。
第５図に、上記した２つのバッファ記憶をもつ従来方式
の例を示す。図中、１はオペランド実効アドレスレジス
タＯＲＲ，２はオペランドバッファ記憶、３はオペラン
ドワードレジスタαｍ、４は命令実効レジスタＩＥＲ，
５は命令フェッチバッファ記憶、６は命令ワードレジス
タＩＷＲ，７はオペラントスドアデータレジスタ０８Ｄ
Ｒ，８は命令ストアデータレジスタＩ ＳＤＲである。
の例を示す。図中、１はオペランド実効アドレスレジス
タＯＲＲ，２はオペランドバッファ記憶、３はオペラン
ドワードレジスタαｍ、４は命令実効レジスタＩＥＲ，
５は命令フェッチバッファ記憶、６は命令ワードレジス
タＩＷＲ，７はオペラントスドアデータレジスタ０８Ｄ
Ｒ，８は命令ストアデータレジスタＩ ＳＤＲである。
この例では、ｌ−１ＪＮＩＴからのオペランドフェッチ
のアドレスは、ＯＥＲ１にセットされ、これによりオペ
ランドバッファ記憶２がアクセスされ、読み出されたデ
ータはＣ１３にセットされて、Ｅ−開ＩＴへ送られる。
のアドレスは、ＯＥＲ１にセットされ、これによりオペ
ランドバッファ記憶２がアクセスされ、読み出されたデ
ータはＣ１３にセットされて、Ｅ−開ＩＴへ送られる。
同様に、命令フェッチアドレスはＩＥＲ４にセットされ
、命令フェッチバッファ記憶５からの読み出しデータは
、ＩＷＲ６にセットされ、Ｉ−ＵＮＩＴへ送られる。
、命令フェッチバッファ記憶５からの読み出しデータは
、ＩＷＲ６にセットされ、Ｉ−ＵＮＩＴへ送られる。
オペランドストアアドレスは、ＯＥＲ１およびＩＥＲ４
に同時にセットされ、オペランドバッファ記れは、ブロ
ックの先頭に命令列が配置されていても後にデータが含
まれている可能性があるからである。そして該当するブ
ロックが存在したときには、Ｅ −ｔＪＮＩＴからのオ
ペランドストアデータを０８ＤＲ７およびｌ５ＤＲ８に
セットして、そのブロックに書き込みを行なう。
に同時にセットされ、オペランドバッファ記れは、ブロ
ックの先頭に命令列が配置されていても後にデータが含
まれている可能性があるからである。そして該当するブ
ロックが存在したときには、Ｅ −ｔＪＮＩＴからのオ
ペランドストアデータを０８ＤＲ７およびｌ５ＤＲ８に
セットして、そのブロックに書き込みを行なう。
他方、オペランドフェッチあるいは命令７エツチの際に
、バッファ記憶中に該当するアドレスが存在しないとき
には、主記憶装置へブロック転送要求を出し、ブロック
転送されたデータがバッファ記憶に書き込まれる。
、バッファ記憶中に該当するアドレスが存在しないとき
には、主記憶装置へブロック転送要求を出し、ブロック
転送されたデータがバッファ記憶に書き込まれる。
この従来例での問題点は、オペランドストアの際にオペ
ランドバッファ記憶をアクセスする５−ＵＮＩＴのＰ
、 Ｂｌ 、 Ｂ２ 、 Ｒで示されるパイプラインと
、命令フェッチバッファ記憶をアクセスするＳ−１ＪＮ
ＩＴハイプラインとを第６図に示すように同期させなけ
ればならないことである。
ランドバッファ記憶をアクセスする５−ＵＮＩＴのＰ
、 Ｂｌ 、 Ｂ２ 、 Ｒで示されるパイプラインと
、命令フェッチバッファ記憶をアクセスするＳ−１ＪＮ
ＩＴハイプラインとを第６図に示すように同期させなけ
ればならないことである。
すなわち、図■のようにＰＯＰ 、 ＰＩＦとも優先権
が取れれば、直ちにストアのためのバッファアクセスが
できるが、図■のように命令フェッチ用バッファ記憶が
ブロック転送リフニス） （ＰＭＩ ）を処理している
場合には、ＰＩＦが３サイクル遅らされ、これと同期を
とるために、オペランド側のパイプラインも３サイクル
待たされることになる。 −゛〔発明の目的および構成
〕 本発明の目的は、従来例のようにオペラン下フェッチお
よび命令フェッチの両パイプラインを同期化する必要な
しに、命令フェッチバッファ記憶にオペランドストアを
反映する手段を提供するととＫある。そのためストアス
ル一方式のバッファ記憶に設けられているストアバッフ
ァのアドレスおよびデータを利用して、命令フェッチバ
ッファ記憶へのオペランドストアの反映を行なうように
する。
が取れれば、直ちにストアのためのバッファアクセスが
できるが、図■のように命令フェッチ用バッファ記憶が
ブロック転送リフニス） （ＰＭＩ ）を処理している
場合には、ＰＩＦが３サイクル遅らされ、これと同期を
とるために、オペランド側のパイプラインも３サイクル
待たされることになる。 −゛〔発明の目的および構成
〕 本発明の目的は、従来例のようにオペラン下フェッチお
よび命令フェッチの両パイプラインを同期化する必要な
しに、命令フェッチバッファ記憶にオペランドストアを
反映する手段を提供するととＫある。そのためストアス
ル一方式のバッファ記憶に設けられているストアバッフ
ァのアドレスおよびデータを利用して、命令フェッチバ
ッファ記憶へのオペランドストアの反映を行なうように
する。
それにより本発明の構成は、オペランドアクセス用バッ
ファ記憶装置と、命令フェッチ用バッファ記憶装置と、
主記憶装置へのストアアクセスを行なうための各複数の
ストアアドレスレジスタおよびストアデータレジスタと
をそなえたバッファ記憶システムにおいて、命令フェッ
チは命令フェッチ用バッファ記憶（１５ｊから行ない、
オペランドフェッチはオペランドアクセス用バッファ記
憶装置から行ない、オペランドストアはオペランドアク
セス用バッファ記憶装置とストアアドレスレジスタとス
トアデータレジスタとに実施した後に命令フェッチ用バ
ッファ記憶装置に反映させる手段とを有することを特徴
とするものである。
ファ記憶装置と、命令フェッチ用バッファ記憶装置と、
主記憶装置へのストアアクセスを行なうための各複数の
ストアアドレスレジスタおよびストアデータレジスタと
をそなえたバッファ記憶システムにおいて、命令フェッ
チは命令フェッチ用バッファ記憶（１５ｊから行ない、
オペランドフェッチはオペランドアクセス用バッファ記
憶装置から行ない、オペランドストアはオペランドアク
セス用バッファ記憶装置とストアアドレスレジスタとス
トアデータレジスタとに実施した後に命令フェッチ用バ
ッファ記憶装置に反映させる手段とを有することを特徴
とするものである。
以下に、本発明の詳細を実施例にしたがって説明する。
本発明は、Ｉ−ＵＮＩＴからのストアアクセスはバッフ
ァ記憶へ書き込むと同時にストアのアドレスとデータを
保持できるストアバッファにセットし、主記憶装置へも
書き込むストアスル一方式を前提としている。
ァ記憶へ書き込むと同時にストアのアドレスとデータを
保持できるストアバッファにセットし、主記憶装置へも
書き込むストアスル一方式を前提としている。
第７図は、本発明の１実施例装置の構成図である。図中
１はオペランド実効アドレスレジスタＯＥＲ，２はオペ
ランドバッファ記憶、３はオペランドワードレジスタω
ＶＲ，４は命令実効レジスタ■ＥＲ，５は命令フェッチ
バッファ記憶、６は命令ワードレジスタ昆丑、７はオペ
ランドストアデータレジスタ０８ＤＲ，８は命令ストア
データレジスタｌ５ＤＲ１９はストアアドレスレジスタ
５ＴＡＲ、１０はストアバッファＳＴＢを示す。
１はオペランド実効アドレスレジスタＯＥＲ，２はオペ
ランドバッファ記憶、３はオペランドワードレジスタω
ＶＲ，４は命令実効レジスタ■ＥＲ，５は命令フェッチ
バッファ記憶、６は命令ワードレジスタ昆丑、７はオペ
ランドストアデータレジスタ０８ＤＲ，８は命令ストア
データレジスタｌ５ＤＲ１９はストアアドレスレジスタ
５ＴＡＲ、１０はストアバッファＳＴＢを示す。
Ｉ −ｔＪＮＩＴからのオペランドストアアドレスは、
ＩＥＲ４にはセットせずＯＥＲｉ側にだけセットされ、
オペランドバッファ記憶２に該当アドレスがあるか否か
がチェックされ、あれば０８ＤＲ７Ｋセットされたオペ
ランドストアデータが、オペランドバッファ記憶２に書
き込まれる。これと同時に、オペランドアドレスは、
５ＴＡＲ９にセットされ、オペランドストアデータはス
トアバッファ５ＴＢＩＯＫセツトされ、その後に主記憶
装置への書き込み要求が出される。
ＩＥＲ４にはセットせずＯＥＲｉ側にだけセットされ、
オペランドバッファ記憶２に該当アドレスがあるか否か
がチェックされ、あれば０８ＤＲ７Ｋセットされたオペ
ランドストアデータが、オペランドバッファ記憶２に書
き込まれる。これと同時に、オペランドアドレスは、
５ＴＡＲ９にセットされ、オペランドストアデータはス
トアバッファ５ＴＢＩＯＫセツトされ、その後に主記憶
装置への書き込み要求が出される。
本発明は、ストアスル一方式のバッファ記憶に設けられ
ている上記ストアバッファＳＴＢ １０のアドレス、デ
ータを利用することにより、命令フェッチバッファ記憶
へのオペランドストアの反映を行なう。
ている上記ストアバッファＳＴＢ １０のアドレス、デ
ータを利用することにより、命令フェッチバッファ記憶
へのオペランドストアの反映を行なう。
ストアアドレスレジスタ５ＴＡＲ９にセットされたスト
アアドレスは、主記憶へ送出される前にＩＥＲ４にセッ
トされ、命令フェッチバッファ記憶５に該当アドレスが
存在するか否かがチェックされる。
アアドレスは、主記憶へ送出される前にＩＥＲ４にセッ
トされ、命令フェッチバッファ記憶５に該当アドレスが
存在するか否かがチェックされる。
そして該当アドレスが存在すればＳＴＢ １０内のスト
アデータをｌ５ＤＲ８を通して書き込む。
アデータをｌ５ＤＲ８を通して書き込む。
これにより、オペランドのストアアクセスは、オペラン
ド、命令フェッチの両パイプラインを同期して行なう必
要はなくなり、命令フェッチバッファ記憶５へのストア
の反映は、ストアバッファＳＴＢ １０のアドレスとデ
ータを用いて、ＣＰＵのパイプラインとは非同期に行な
うことができる。しかもストアバッファＳＴＢ １０は
、すでにＳ −ｔＪＮＩＴの構成要素として設けられて
おり、これを流用することにより、新たなハードウェア
の追加なしに実現することができる。
ド、命令フェッチの両パイプラインを同期して行なう必
要はなくなり、命令フェッチバッファ記憶５へのストア
の反映は、ストアバッファＳＴＢ １０のアドレスとデ
ータを用いて、ＣＰＵのパイプラインとは非同期に行な
うことができる。しかもストアバッファＳＴＢ １０は
、すでにＳ −ｔＪＮＩＴの構成要素として設けられて
おり、これを流用することにより、新たなハードウェア
の追加なしに実現することができる。
次に本実施例の雇細な回路構成を第８図Ａおよび第８図
Ｂにより説明する。第８図Ａおよび第８図Ｂは、便宜上
、１枚の図面を鎖線の位置で分割したものである。図に
おいて、 Ｉ−ｔＪＮＩＴからのオペランドアクセスア
ドレス、命令フェッチアドレスは、それぞれＯＥＲ１、
ＩＥＲ４にセットされると同時に、アドレス変換バッフ
ァＴＬＩ３１１ 、１２により、論理アドレスを実アド
レスに高速に変換すると、バッファ記憶のブロックアド
レスをそれぞれ記憶しているＢＳＴＡＧ １３ 、１４
をアクセスする。
Ｂにより説明する。第８図Ａおよび第８図Ｂは、便宜上
、１枚の図面を鎖線の位置で分割したものである。図に
おいて、 Ｉ−ｔＪＮＩＴからのオペランドアクセスア
ドレス、命令フェッチアドレスは、それぞれＯＥＲ１、
ＩＥＲ４にセットされると同時に、アドレス変換バッフ
ァＴＬＩ３１１ 、１２により、論理アドレスを実アド
レスに高速に変換すると、バッファ記憶のブロックアド
レスをそれぞれ記憶しているＢＳＴＡＧ １３ 、１４
をアクセスする。
ＴＬＢ １１ 、１２から耽み出された論理アドレスは
、比較回路１５ 、１６により、該当アドレスかどうか
がチェックされると同時に、その実アドレス部は、ＯＰ
ＢＳ ＴＡＧ １３ 、 ＩＦ ＢＳ ＴＡＧ １４
内に保持されているバッファ記憶のブロックアドレスと
比較され、ＢＳ ＴＡＧの比較器１７ 、１８のそれぞ
れ１６個の内の１つの一致信号が有効になることにより
、オペラ、ｌンドバッファ記憶２、命令フェッチバッフ
ァ記憶５の出力がそれぞれアラインおよびセレクト回路
１９ 、２０により選択され、それぞれオペランドデー
タ、命令データとして、Ｅ−ＵＮＩＴ、Ｉ−耐ＩＴへ送
られる。
、比較回路１５ 、１６により、該当アドレスかどうか
がチェックされると同時に、その実アドレス部は、ＯＰ
ＢＳ ＴＡＧ １３ 、 ＩＦ ＢＳ ＴＡＧ １４
内に保持されているバッファ記憶のブロックアドレスと
比較され、ＢＳ ＴＡＧの比較器１７ 、１８のそれぞ
れ１６個の内の１つの一致信号が有効になることにより
、オペラ、ｌンドバッファ記憶２、命令フェッチバッフ
ァ記憶５の出力がそれぞれアラインおよびセレクト回路
１９ 、２０により選択され、それぞれオペランドデー
タ、命令データとして、Ｅ−ＵＮＩＴ、Ｉ−耐ＩＴへ送
られる。
ＯＲＲ２１、ＩＥＲ２２は比較回路１５ 、１６ ｗよ
り一致が生じたＴＬＢのＰＲＩＭＡＲＹと、ＡＬＴＥＲ
ＮＡＴＥの一方に保持されている実アドレスを受け取り
、バッファ記憶に該当ブロックが存在しなかった時、主
記憶への要求アドレスをＭＡＲ２３にセットするのに使
われる。
り一致が生じたＴＬＢのＰＲＩＭＡＲＹと、ＡＬＴＥＲ
ＮＡＴＥの一方に保持されている実アドレスを受け取り
、バッファ記憶に該当ブロックが存在しなかった時、主
記憶への要求アドレスをＭＡＲ２３にセットするのに使
われる。
オペランドストアのアクセスは、０ＥＲ１にセットされ
るとともに、 ＴＬＢ １１ 、 ＯＰ ＢＳ ＴＡＧ
１３をアクセスし、ストアすべきブロックがオペラン
ドバッファ記憶２内に存在するか否かを調べる。同時に
ＴＬＢＩＩからの実アドレスは、０ＲＲ２１を経由し、
４個の５ＴＡＢ ９０１個に主記憶へのストアアドレス
として保持される。
るとともに、 ＴＬＢ １１ 、 ＯＰ ＢＳ ＴＡＧ
１３をアクセスし、ストアすべきブロックがオペラン
ドバッファ記憶２内に存在するか否かを調べる。同時に
ＴＬＢＩＩからの実アドレスは、０ＲＲ２１を経由し、
４個の５ＴＡＢ ９０１個に主記憶へのストアアドレス
として保持される。
ストアすべきデータは、Ｅ−ＴＪＮＩＴから送られ、ス
トアアライン回路２４を通り、４個のストアバッファＳ
ＴＢ １０の内の１個にセットされる。オペランドバッ
ファ記憶２への書き込みは、ストアアライン回路２４を
通り０８ＤＲ７から行なわれる。
トアアライン回路２４を通り、４個のストアバッファＳ
ＴＢ １０の内の１個にセットされる。オペランドバッ
ファ記憶２への書き込みは、ストアアライン回路２４を
通り０８ＤＲ７から行なわれる。
ストアバッファ５ＴＢＩＯは、第９図に示すように、主
記憶へのストアの実アドレスを保持する５ＴＡＲと８バ
イトのデータを保持するＳＴＢより成り、制御フラグと
して５ＴＡＲにアドレスが入ったことを示すＶ （Ｖａ
ｌｉｄ ）フラグと、ＳＴＢにデータが入ったこと°を
示すＲ（Ｒｅａｄｙ ）フラグと、８バイト以内の部分
書き込み時の書き込みバイト位置を示すＢＭ（Ｂｙｔｅ
Ｍａｒｋ ）とがある。
記憶へのストアの実アドレスを保持する５ＴＡＲと８バ
イトのデータを保持するＳＴＢより成り、制御フラグと
して５ＴＡＲにアドレスが入ったことを示すＶ （Ｖａ
ｌｉｄ ）フラグと、ＳＴＢにデータが入ったこと°を
示すＲ（Ｒｅａｄｙ ）フラグと、８バイト以内の部分
書き込み時の書き込みバイト位置を示すＢＭ（Ｂｙｔｅ
Ｍａｒｋ ）とがある。
４個のストアバッファは、アクセスごとに順番に使われ
ていき、４個目まで来ると、主記憶へのはき出しが行な
われていれば、１番目へサイクリックに戻る。
ていき、４個目まで来ると、主記憶へのはき出しが行な
われていれば、１番目へサイクリックに戻る。
命令フェッチバッファ記憶５への反映は、セレクト回路
２５により、４個の５ＴＡＲ９の内の１個が選択され、
ＩＥＲ４にセットされる。それと同時にＩＦＢＳ、ＴＡ
Ｇ１４−がアクセスされ、該当ブロックがあるか否かが
調べられる。この際ＩＥＲ４にセットされるアドレスは
実アドレスであるから、ＴＬＢ １２’を使う必要はな
く、ＩＥＲ４の値が直接比較器１８へ送られる。（図示
せず。） もしストアアドレスが命令フェッチバッファ記憶５内に
存在すれば、ＳＴＢ １０の対応するストアデータがセ
レクト回路２６により選択され、ｌ５ＤＲ８を経由して
命令フェッチバッファ記憶５に書き込まれる。
２５により、４個の５ＴＡＲ９の内の１個が選択され、
ＩＥＲ４にセットされる。それと同時にＩＦＢＳ、ＴＡ
Ｇ１４−がアクセスされ、該当ブロックがあるか否かが
調べられる。この際ＩＥＲ４にセットされるアドレスは
実アドレスであるから、ＴＬＢ １２’を使う必要はな
く、ＩＥＲ４の値が直接比較器１８へ送られる。（図示
せず。） もしストアアドレスが命令フェッチバッファ記憶５内に
存在すれば、ＳＴＢ １０の対応するストアデータがセ
レクト回路２６により選択され、ｌ５ＤＲ８を経由して
命令フェッチバッファ記憶５に書き込まれる。
命令７エツチバツフア記憶５への反映が終ると、５ＴＡ
Ｒ９はセレクト回路２４５を通り、ＭＡＲ２３にセット
され、主記憶へのストアアドレスとなり、 ＳＴＢ １
０内の対応するデータは、ＭＤＩ ２７を通り２、主記
憶への書き込みデータとして送出される。
Ｒ９はセレクト回路２４５を通り、ＭＡＲ２３にセット
され、主記憶へのストアアドレスとなり、 ＳＴＢ １
０内の対応するデータは、ＭＤＩ ２７を通り２、主記
憶への書き込みデータとして送出される。
オペランドストアアドレスが５ＴＡＲ９に入った後で、
かつ命令フエツチノ（ソファ記憶５への反映力を済む前
に、同一アドレスがＩＥＲ４に入った場合には、ＩＲＲ
２２ヘセツトされた命令フェッチの笑アドレスと５ＴＡ
Ｒ９内のストア実アドレスと力を比較器２８により調べ
られ、もし一致すれば命令フェッチのやり直しを指示す
る。
かつ命令フエツチノ（ソファ記憶５への反映力を済む前
に、同一アドレスがＩＥＲ４に入った場合には、ＩＲＲ
２２ヘセツトされた命令フェッチの笑アドレスと５ＴＡ
Ｒ９内のストア実アドレスと力を比較器２８により調べ
られ、もし一致すれば命令フェッチのやり直しを指示す
る。
もし、４個の５ＴＡＲがすべて使用されており、新たな
オペランドストアアドレスをセットできな〜場合には前
述のアドレス比較ができないため順序性を保証するため
、５ＴＡＲが次のストアアドレスを受け取れるようにな
るまですべての命令フェッチアクセスを待たせなければ
ならな℃・。これらの命令フェッチのやり直しを指示す
る信号を図示しない命令制御部へ送る。これによりオペ
ランドストアアクセスと命令フェッチの順序性とを保証
することができる。
オペランドストアアドレスをセットできな〜場合には前
述のアドレス比較ができないため順序性を保証するため
、５ＴＡＲが次のストアアドレスを受け取れるようにな
るまですべての命令フェッチアクセスを待たせなければ
ならな℃・。これらの命令フェッチのやり直しを指示す
る信号を図示しない命令制御部へ送る。これによりオペ
ランドストアアクセスと命令フェッチの順序性とを保証
することができる。
なお、命令フェッチバッファ記憶５へのストアの反映は
、本発明がストアスル一方式を前提としていることから
、命令フエツチノ（ソファ記憶５への１．き込みをせず
に、該当するブロックアドレスを、ＩＦ ＢＳ ＴＡＧ
１４上で無効にすることによっても実現できることは明
らかである。
、本発明がストアスル一方式を前提としていることから
、命令フエツチノ（ソファ記憶５への１．き込みをせず
に、該当するブロックアドレスを、ＩＦ ＢＳ ＴＡＧ
１４上で無効にすることによっても実現できることは明
らかである。
以上のように、本発明によれば、オペランドフェッチの
際に、オペランドフェッチおよび命令フェッチの両パイ
プラインを同期化する必要がなく、簡単な構成で処理の
高速化を図ることができる。
際に、オペランドフェッチおよび命令フェッチの両パイ
プラインを同期化する必要がなく、簡単な構成で処理の
高速化を図ることができる。
第１図はＣＰＵパイプラインの動作説明図、第２図はＣ
ＰＵの機能ブロック図、第３図は１命令のバッファ記憶
へのアクセスタイミングを示す説明図、第４図は２サイ
クル１命令処理の説明図、第５図は従来の２つのバッフ
ァ記憶をもつ方式の構成図、第６図は第５図に示す方式
の同期制御タイミングの説明図、第７図は本発明方式の
１実施例の構成図、第８図人および第８図Ｂは第７図に
示す実施例の詳細構成図、第９図はストアバッファＳＴ
Ｂの構成図である。 図中、１はオペランド実効アドレスレジスタＯＥＲ，２
はオペランドバッファ記憶、３はオペランドワードレジ
スタｍ、４は命令実効レジスタＩＥＲ，５は命令フェッ
チバッファ記憶、６は命令ワードレジスタＦ爪、７はオ
ペランドストアデータレジスタ０８ＤＲ，８は命令スト
アデータレジスタｌ５ＤＲ，９はストアアドレスレジス
タ５ＴＡＲ１１０はストアバッファＳＴＢを示す。 特許出願人 富士通株式会社 代理人弁理士 長谷用文廣（外１名）
ＰＵの機能ブロック図、第３図は１命令のバッファ記憶
へのアクセスタイミングを示す説明図、第４図は２サイ
クル１命令処理の説明図、第５図は従来の２つのバッフ
ァ記憶をもつ方式の構成図、第６図は第５図に示す方式
の同期制御タイミングの説明図、第７図は本発明方式の
１実施例の構成図、第８図人および第８図Ｂは第７図に
示す実施例の詳細構成図、第９図はストアバッファＳＴ
Ｂの構成図である。 図中、１はオペランド実効アドレスレジスタＯＥＲ，２
はオペランドバッファ記憶、３はオペランドワードレジ
スタｍ、４は命令実効レジスタＩＥＲ，５は命令フェッ
チバッファ記憶、６は命令ワードレジスタＦ爪、７はオ
ペランドストアデータレジスタ０８ＤＲ，８は命令スト
アデータレジスタｌ５ＤＲ，９はストアアドレスレジス
タ５ＴＡＲ１１０はストアバッファＳＴＢを示す。 特許出願人 富士通株式会社 代理人弁理士 長谷用文廣（外１名）
Claims (2)
- （１） オペランドアクセス用バッファ記憶装置と、命
令フェッチ用バッファ記憶装置と、主記憶装置へのスト
アアクセスを行なうための各複数のストアアドレスレジ
スタおよびストアデータレジスタとをそなえたバッファ
記憶システムにおいて、命令フェッチは命令フェッチ用
バッファ記憶装置から行ない、オペランドフェッチはオ
ペランドアクセス用バッファ記憶装置から行ない、オペ
ランドストアはオペランドアクセス用バッファ記憶装置
とストアアドレスレジスタと、ストアデータレジスタと
に実施した後に命令フェッチ用バッファ記憶装置に反映
させる手段とを有することを特徴とスルバッファ記憶制
御方式。 - （２）前記特許請求の範囲第１項において、更にオペラ
ンドストア時に、オペランドアドレスおよびオペランド
がストアアドレスレジスタおよびストアデータレジスタ
にそれぞれ書き込まれた後、これらが命令フェッチ用バ
ッファ記憶装置へ反映されるまでの間に命令フェッチア
クセスが行なわれた場合には、命令フェッチアドレスと
ストアアドレスレジスタの内容とを比較して一致したと
き命令フェッチをやり直し、またストアアドレスレジス
タ忙空きがなくオペランドストアが実行できない場合に
は、すべての命令フェッチをやり直しさせる制御手段を
有するととを特徴とするバッファ記憶制御方式。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58231104A JPS60123936A (ja) | 1983-12-07 | 1983-12-07 | バッフア記憶制御方式 |
| CA000468878A CA1220284A (en) | 1983-12-07 | 1984-11-28 | Buffer storage system |
| AU36267/84A AU553039B2 (en) | 1983-12-07 | 1984-12-04 | Buffer storage system |
| US06/678,684 US4713752A (en) | 1983-12-07 | 1984-12-05 | Buffer storage system |
| ES538327A ES8602285A1 (es) | 1983-12-07 | 1984-12-06 | Una instalacion de almacenamiento intermedio en un aparato de tratamiento de datos |
| EP84308519A EP0144249B1 (en) | 1983-12-07 | 1984-12-07 | Buffer storage system |
| KR1019840007733A KR890005352B1 (ko) | 1983-12-07 | 1984-12-07 | 버퍼 기억제어 시스템(buffer storage system) |
| BR8406290A BR8406290A (pt) | 1983-12-07 | 1984-12-07 | Sistema de memoria intermediaria |
| DE8484308519T DE3478881D1 (en) | 1983-12-07 | 1984-12-07 | Buffer storage system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58231104A JPS60123936A (ja) | 1983-12-07 | 1983-12-07 | バッフア記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60123936A true JPS60123936A (ja) | 1985-07-02 |
| JPH0526212B2 JPH0526212B2 (ja) | 1993-04-15 |
Family
ID=16918358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58231104A Granted JPS60123936A (ja) | 1983-12-07 | 1983-12-07 | バッフア記憶制御方式 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4713752A (ja) |
| EP (1) | EP0144249B1 (ja) |
| JP (1) | JPS60123936A (ja) |
| KR (1) | KR890005352B1 (ja) |
| AU (1) | AU553039B2 (ja) |
| BR (1) | BR8406290A (ja) |
| CA (1) | CA1220284A (ja) |
| DE (1) | DE3478881D1 (ja) |
| ES (1) | ES8602285A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177238A (ja) * | 1986-10-17 | 1988-07-21 | アムダール コーポレーション | データ処理装置 |
| JPH05324469A (ja) * | 1992-04-02 | 1993-12-07 | Nec Corp | キャッシュ・メモリを内蔵したマイクロプロセッサ |
| JP2006318471A (ja) * | 2005-05-09 | 2006-11-24 | Sony Computer Entertainment Europe Ltd | データ処理におけるメモリキャッシング |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6184753A (ja) * | 1984-10-01 | 1986-04-30 | Hitachi Ltd | バツフアメモリ |
| JP2539357B2 (ja) * | 1985-03-15 | 1996-10-02 | 株式会社日立製作所 | デ−タ処理装置 |
| US5349672A (en) * | 1986-03-17 | 1994-09-20 | Hitachi, Ltd. | Data processor having logical address memories and purge capabilities |
| JPS6314275A (ja) * | 1986-07-04 | 1988-01-21 | Nec Corp | ベクトル演算プロセツサのスカラデ−タ演算方式 |
| US4888689A (en) * | 1986-10-17 | 1989-12-19 | Amdahl Corporation | Apparatus and method for improving cache access throughput in pipelined processors |
| JPS63240650A (ja) * | 1987-03-28 | 1988-10-06 | Toshiba Corp | キヤツシユメモリ装置 |
| IT1215539B (it) * | 1987-06-03 | 1990-02-14 | Honeywell Inf Systems | Memoria tampone trasparente. |
| GB8817911D0 (en) * | 1988-07-27 | 1988-09-01 | Int Computers Ltd | Data processing apparatus |
| US5226169A (en) * | 1988-12-30 | 1993-07-06 | International Business Machines Corp. | System for execution of storage-immediate and storage-storage instructions within cache buffer storage |
| EP0389175A3 (en) * | 1989-03-15 | 1992-11-19 | Fujitsu Limited | Data prefetch system |
| EP0442116A3 (en) * | 1990-02-13 | 1993-03-03 | Hewlett-Packard Company | Pipeline method and apparatus |
| EP0475209A3 (en) * | 1990-09-14 | 1993-09-29 | Siemens Aktiengesellschaft | Arrangement for the determination of instructions modified by the cpu of a processor |
| US6378062B1 (en) * | 1994-01-04 | 2002-04-23 | Intel Corporation | Method and apparatus for performing a store operation |
| US6651074B1 (en) * | 1999-12-20 | 2003-11-18 | Emc Corporation | Method and apparatus for storage and retrieval of very large databases using a direct pipe |
| JP4128551B2 (ja) * | 2004-07-29 | 2008-07-30 | 富士通株式会社 | 情報処理装置及びストア命令制御方法 |
| CZ305260B6 (cs) * | 2009-06-29 | 2015-07-08 | Indet Safety Systems A.S. | Plastový pinový generátor plynů a způsob jeho výroby |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5744279A (en) * | 1980-08-28 | 1982-03-12 | Nec Corp | Cash memory controller |
| JPS5829187A (ja) * | 1981-08-14 | 1983-02-21 | Nec Corp | キヤツシユメモリ制御装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4354232A (en) * | 1977-12-16 | 1982-10-12 | Honeywell Information Systems Inc. | Cache memory command buffer circuit |
| JPS5687282A (en) * | 1979-12-14 | 1981-07-15 | Nec Corp | Data processor |
| US4467414A (en) * | 1980-08-22 | 1984-08-21 | Nippon Electric Co., Ltd. | Cashe memory arrangement comprising a cashe buffer in combination with a pair of cache memories |
| JPS5835627A (ja) * | 1981-08-26 | 1983-03-02 | Toshiba Corp | メモリデ−タ先取り制御方式 |
| US4551799A (en) * | 1983-02-28 | 1985-11-05 | Honeywell Information Systems Inc. | Verification of real page numbers of stack stored prefetched instructions from instruction cache |
| US4551797A (en) * | 1983-08-31 | 1985-11-05 | Amdahl Corporation | Apparatus for reverse translation |
-
1983
- 1983-12-07 JP JP58231104A patent/JPS60123936A/ja active Granted
-
1984
- 1984-11-28 CA CA000468878A patent/CA1220284A/en not_active Expired
- 1984-12-04 AU AU36267/84A patent/AU553039B2/en not_active Ceased
- 1984-12-05 US US06/678,684 patent/US4713752A/en not_active Expired - Lifetime
- 1984-12-06 ES ES538327A patent/ES8602285A1/es not_active Expired
- 1984-12-07 BR BR8406290A patent/BR8406290A/pt not_active IP Right Cessation
- 1984-12-07 DE DE8484308519T patent/DE3478881D1/de not_active Expired
- 1984-12-07 KR KR1019840007733A patent/KR890005352B1/ko not_active IP Right Cessation
- 1984-12-07 EP EP84308519A patent/EP0144249B1/en not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5744279A (en) * | 1980-08-28 | 1982-03-12 | Nec Corp | Cash memory controller |
| JPS5829187A (ja) * | 1981-08-14 | 1983-02-21 | Nec Corp | キヤツシユメモリ制御装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177238A (ja) * | 1986-10-17 | 1988-07-21 | アムダール コーポレーション | データ処理装置 |
| JPH05324469A (ja) * | 1992-04-02 | 1993-12-07 | Nec Corp | キャッシュ・メモリを内蔵したマイクロプロセッサ |
| JP2006318471A (ja) * | 2005-05-09 | 2006-11-24 | Sony Computer Entertainment Europe Ltd | データ処理におけるメモリキャッシング |
| JP4666511B2 (ja) * | 2005-05-09 | 2011-04-06 | ソニー コンピュータ エンタテインメント ヨーロッパ リミテッド | データ処理におけるメモリキャッシング |
Also Published As
| Publication number | Publication date |
|---|---|
| AU553039B2 (en) | 1986-07-03 |
| KR850004821A (ko) | 1985-07-27 |
| EP0144249A2 (en) | 1985-06-12 |
| US4713752A (en) | 1987-12-15 |
| EP0144249A3 (en) | 1987-05-20 |
| DE3478881D1 (en) | 1989-08-10 |
| BR8406290A (pt) | 1985-10-08 |
| ES538327A0 (es) | 1985-11-01 |
| CA1220284A (en) | 1987-04-07 |
| EP0144249B1 (en) | 1989-07-05 |
| JPH0526212B2 (ja) | 1993-04-15 |
| KR890005352B1 (ko) | 1989-12-23 |
| ES8602285A1 (es) | 1985-11-01 |
| AU3626784A (en) | 1985-06-13 |
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