JP4128551B2 - 情報処理装置及びストア命令制御方法 - Google Patents
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- 230000010365 information processing Effects 0.000 title claims description 82
- 238000000034 method Methods 0.000 title claims description 46
- 238000012545 processing Methods 0.000 claims description 220
- 239000000872 buffer Substances 0.000 claims description 207
- 238000004364 calculation method Methods 0.000 claims description 58
- 230000014759 maintenance of location Effects 0.000 claims description 28
- 230000001629 suppression Effects 0.000 claims description 13
- 230000000717 retained effect Effects 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 12
- 230000006870 function Effects 0.000 description 11
- 230000008569 process Effects 0.000 description 6
- 239000000284 extract Substances 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000013500 data storage Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 238000013519 translation Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000004590 computer program Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
- G06F9/30043—LOAD or STORE instructions; Clear instruction
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
- G06F9/3826—Bypassing or forwarding of data results, e.g. locally between pipeline stages or within a pipeline stage
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
- G06F9/3834—Maintaining memory consistency
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3842—Speculative instruction execution
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3861—Recovery, e.g. branch miss-prediction, exception handling
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Description
図7は従来の情報処理装置100の構成を示すブロック図である。この図7に示すように、従来の情報処理装置100は、命令処理部10,演算器20,アドレスレジスタ21,演算レジスタ22,ストアポート30−0〜30−n(nは0以上の整数、ここでは2以上の整数),アライン部40,ストアデータバッファ50−0〜50−n(nは0以上の整数、ここでは2以上の整数),キャッシュメモリ(記憶領域)60,及びリセット部81をそなえて構成されている。
一方、演算器20は、ストアアドレスの計算に用いられるアドレスレジスタ21が確定すると(図8のT2参照)、アドレスレジスタ21を用いてストアアドレスの計算を実行する(図8のT3参照)。なお、演算器20の計算結果として得られたストアアドレスは格納用レジスタ(ここでは、アドレスレジスタ21が汎用レジスタであるため、アドレスレジスタ21)に一旦保持される。
そして、ストアポート30−0のREADYフラグ30fがオン状態に設定されると、ストア命令が実行され(図8のT11参照)、ストアポート30−0に保持されたストアアドレスに基づいて、キャッシュメモリ60における所定アドレス上に、ストアデータバッファ50−0に保持されたストアデータが書き込まれてストア命令の処理が完了する(図8のT12参照)。
したがって、図7に示すように、従来の情報処理装置100は、ストアポート30−0〜30−nのRSTDVフラグ30dをオフ状態にリセットしうるリセット部81をそなえており、命令処理部10から発行されたストア命令がストアポート30−0〜30−nに保持されたら、リセット部81がRSTDVフラグ30dをオフ状態にリセットする(図8のT5参照)ように構成されている。
本発明は、このような課題に鑑み創案されたもので、ストア命令を実行するにあたり、ストアデータを保持する演算レジスタの使用効率を向上できるようにすることを目的とする。
〔1〕本発明の第1実施形態について
〔1−1〕情報処理装置の構成について
まず、本発明の第1実施形態としての情報処理装置の構成について説明する。図1は本発明の第1実施形態としての情報処理装置の構成を示すブロック図である。なお、図1において既述の符号と同一の符号は、同一の部分もしくはほぼ同一の部分を示している。
アドレスレジスタ21は、演算器20によるストア先のアドレス計算に用いられるとともに、かかる計算の結果としてのストアアドレスを一時的に保持するものである。
ストアポート30−0〜30−nは、命令処理部10から処理命令として発行され、演算レジスタ22に保持された演算結果(ストアデータ)を所定の記憶領域(ここではキャッシュメモリ60)にストアするためのストア命令を保持するものである。
また、ストアポート30−0〜30−nは、それぞれVALIDフラグ30a,ADRS(Address)フラグ30b,LENGTHフラグ30c,RSTDV(Received Store Date Valid)フラグ(ストアデータ保持フラグ)30d,PSTV(Post Status Valid)フラグ30e,及びREADYフラグ30fをそなえて構成されている。
ADRS(Address)フラグ30bは、ストアポート30−0〜30−nがアドレスレジスタ21からストアアドレスを受け取ったか否かを示す情報であり、ストアアドレスを受け取るとオン状態に設定される。
RSTDVフラグ30dは、ストアポート30−0〜30−nのそれぞれに対応した後述するストアデータバッファ50−0〜50−nが演算レジスタ22からストアデータを受け取ったか否かを示す情報であり、ストアデータバッファ50−0〜50−nにストアデータが保持された場合にオン状態に設定される。
命令処理部10は、ストア命令に基づいて演算レジスタ22に保持された演算結果をストアデータとしてストアデータバッファ50−0〜50−nに対して発行させるように構成されており、解読したストア命令に応じて、当該ストア命令によってストアすべき演算結果が保持された演算レジスタ22が確定すると(つまり、指定された演算レジスタ22に演算結果が保持されたら)、当該ストア命令のストアポート30−0〜30−nへの発行状況(発行したか否か)に関わらず、当該演算結果を演算レジスタ22からストアデータとして発行させる(後述する図3のT4参照)。
ストアフェッチバイパス71は、命令処理部10から発行されたフェッチ命令がストアデータバッファ50−0〜50−nに保持されているストアデータを使用する場合に、当該ストアデータをストアデータバッファ50−0〜50−nからフェッチバスへ直接投入するためのバスである。
図2(a),(b)はキャンセル部80によるストア命令実行のキャンセルを説明するための図であり、図2(a)はストアポート30−0〜30−n(ここではn=4)におけるキャンセルを説明するための図、図2(b)はストアデータバッファ50−0〜50−n(ここではn=4)におけるキャンセルを説明するための図である。なお、図2(a)において、ストアポート30−0〜30−nのADRSフラグ30b,LENGTHフラグ30c,PSTVフラグ30eは図の簡略化のためここでは省略している。
抑止部82は、ストアポート30−0〜30−nに命令処理部10から発行されたストア命令が保持されるよりも先に、命令処理部10により演算レジスタ22から発行されたストアデータがストアデータバッファ50−0〜50−nに保持された場合に、当該ストア命令がストアポート30−0〜30−nに保持された時点でリセット部81がRSTDVフラグ30dをオフ状態に設定することを抑止して、RSTDVフラグ30dのオン状態を維持するものである。
次に、本発明の第1実施形態としてのストア命令制御方法(情報処理装置1の動作)について説明する。
〔1−2−1〕ストアデータの発行がストア命令の発行よりも先に実行される場合について
図3は本発明の第1実施形態としてのストア命令制御方法(ストアデータの発行がストア命令の発行よりも先に実行される場合)の手順を示すタイムチャートである。なお、図3においてT1〜T12は時間単位、つまり、情報処理装置1における制御クロック単位を示すものである。
一方、演算器20によるストアアドレスの計算に用いられるアドレスレジスタ21が確定すると(図3のT3参照)、演算器20が、アドレスレジスタ21を用いてストアアドレスの計算を実行する(図3のT4参照)。なお、演算器20の計算結果として得られたストアアドレスはアドレスレジスタ21に一旦保持される。
そして、演算器20により算出されアドレスレジスタ21に保持されたストアアドレスがストアポート30−0に対して発行される(図3のT5参照)。ここで、当該ストアアドレスは少なくともストアポート30−0〜30−nをそなえる記憶処理装置のパイプラインに投入され、パイプラインを流れることで、変換ルックアサイドバッファ(TLB:Translation Lookaside Buffer;図示せず)を用いて実際のストア先である記憶領域(ここではキャッシュメモリ60)上のアドレス(物理アドレス;以下、アドレスレジスタ21に保持されたストアアドレスと区別しない場合には、単にストアアドレスという)に変換されて、変換されたストアアドレスがストアポート30−0に発行される。
次に、ストアポート30−0がストア命令,ストアアドレス(物理アドレス),及びストアデータ幅を受け取ると、VALIDフラグ30a,ADRSフラグ30b,及びLENGTHフラグ30cがオン状態に設定される(図3のT6参照)。
なお、ストアポート30−0がストア命令とともにストアデータ幅を受け取ると、命令処理部10は、当該ストア命令の後続のフェッチ命令が当該ストア命令で使用するストアデータを使用するものであるか否か(つまり、当該ストア命令のストア対象領域を使用しているか否か)をストアデータ幅に基づいて判断する(図示せず)。ここで、後続のフェッチ命令が当該ストア命令が使用するストアデータを使用するものであれば、命令処理部10は、かかるフェッチ命令の実行を当該ストア命令の実行完了まで抑止するか、あるいは、当該ストア命令が使用するストアデータがストアデータバッファ50−0〜50−nに保持されたら、ストアデータバッファ50−0〜50−nからストアデータを取り出してキャッシュメモリ60への書き込みをバイパスしてフェッチデータバス71に投入することにより、かかるフェッチ命令を早期に完了させる。
次いで、命令処理部10は、ストアポート30−0にストア命令,ストアアドレス,ストアデータの幅が保持され、当該ストア命令の例外判定の結果が例外無しであり、ストアデータがストアデータバッファ50−0に保持された状態(すなわち、VALIDフラグ30a,ADRSフラグ30b,LENGTHフラグ30c,PSTVフラグ30e,及びRSTDVフラグ30dのすべてがオン状態)になり、且つ、当該ストア命令に先行する命令がすべて完了したら、当該ストア命令が実行可能な状態であると判断して、ストアポート30−0に対してストア許可を通知する(図3のT10参照)。
そして、ストアポート30−0のREADYフラグ30fがオン状態に設定されると(図3のT10参照)、ストア命令が実行され(図3のT11参照)、ストアポート30−0に保持されたストアアドレスに基づいて、キャッシュメモリ60における所定アドレス上に、ストアデータバッファ50−0に保持されたストアデータが書き込まれてストア命令の処理が完了する(図3のT12参照)。
図4は本発明の第1実施形態としてのストア命令制御方法(ストアデータの発行がストア命令の発行後に実行される場合)の手順を示すタイムチャートである。なお、図4においてT1〜T12は時間単位、つまり、情報処理装置1における制御クロック単位を示すものである。
一方、ストアポート30−0にストア命令が保持されると、ここでは、ストアデータがストアデータバッファ50−0に保持されるよりも先にストア命令がストアポート30−0に保持されるため、抑止部82がリセット部81によるRSTDVフラグ30dのリセットを抑止することなく、リセット部81がRSTDVフラグ30dを一旦オフ状態に設定(リセット)する(図4のT5参照)。
なお、例外判定後(図4のT6参照)、ストア命令が実行されてストアデータがキャッシュメモリメモリ60に格納されるまでの動作(図4のT7〜T12参照)は、図3を参照しながら上述した場合と同様である。
このように、本発明の第1実施形態としての情報処理装置1及びストア命令制御方法によれば、命令処理部10が、ストア命令のストアポート30−0〜30−nへの発行状況に関わらず、演算レジスタ22が確定すると演算レジスタ22から演算結果をストアデータとしてストアデータバッファ50−0〜50−nに対して発行させ、さらに当該ストアデータに付随してアライン情報及び使用/不使用情報を発行させてアライン部40によるアラインが可能に構成されるとともに、ストア命令がストアポート30−0〜30−nに保持されるよりも先にストアデータがストアデータバッファ50−0〜50−nに保持された場合には、抑止部82が、ストア命令がストアポート30−0〜30−nに保持された時点で、リセット部81がRSTDVフラグをオフ状態に設定することを抑止して、RSTDVフラグをオン状態に維持するため、ストア命令をストアポート30−0〜30−nに発行するよりも先にストアデータをストアデータバッファ50−0〜50−nに対して発行させた場合でも、当該ストア命令を確実に実行することができる。
次に、本発明の第2実施形態について説明すると、図5は本発明の第2実施形態としての情報処理装置1′の構成を示すブロック図である。なお、図5において既述の符号と同一の符号は、同一の部分もしくはほぼ同一の部分を示している。
図5に示すように、本発明の第2実施形態としての情報処理装置1′では、ストア命令の発行とストアデータの発行との発行順序を、ストア命令の発行が必ず先行するインオーダーの実行(第1の態様)と、ストアデータの発行をストア命令の発行状況に関わらず実行するアウトオブオーダーの実行(第2の態様)とで切り替えるべく、切替部83がそなえられている点を除いては、上記図1に示す第1実施形態の情報処理装置1と同様に構成されている。したがって、ここでは上記第1実施形態の情報処理装置1と共通部分については、その詳細な説明を省略する。
なお、インオーダーの処理を実行する場合には、命令処理部10が、ストアデータの発行とともにアライン情報及び使用/不使用情報を発行させないように構成してもよい。
一方、切替部83の切り替えによりアウトオブオーダーの処理を実行する、つまり、切替部83によりアウトオブオーダーの処理を選択する場合には、命令処理部10は、演算レジスタ22からのストアデータの発行についてのインターロックを常に解除して、ストア命令のストアポート30−0〜30−nへの発行状況に関わらず、演算レジスタ22が確定するとストアデータを演算レジスタ22からストアデータバッファ50−0〜50−nに対して発行させる。
また、命令処理部10により、ストア命令がストアポート30−0〜30−nに保持されるよりも先にストアデータがストアデータバッファ50−0〜50−nに保持された場合には、抑止部82が、ストア命令がストアポート30−0〜30−nに保持された時点で、リセット部81がRSTDVフラグをオフ状態に設定することを抑止して、RSTDVフラグをオン状態に維持する。
なお、本発明は上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
例えば、上述した実施形態では、演算レジスタ22から演算結果をストアデータとしてストアデータバッファ50−0〜50−nに対して発行させる際に、命令処理部10が、かかるストアデータとともにアライン情報及び使用/不使用情報を発行させるように構成され、命令処理部10は、ストア命令をストアポート30−0〜30−nに対して発行した後に、ストアデータを演算レジスタ22からストアデータバッファ50−0〜50−nに対して発行させる場合には、使用/不使用情報を不使用に設定する一方、ストア命令をストアポート30−0〜30−nに対して発行するよりも先にストアデータを演算レジスタ22からストアデータバッファ50−0〜50−nに対して発行させる場合には、使用/不使用情報を使用に設定するように構成したが、本発明はこれに限定されるものではなく、命令処理部10が、ストア命令をストアポート30−0〜30−nに対して発行した後に、ストアデータを演算レジスタ22からストアデータバッファ50−0〜50−nに対して発行させる場合には、アライン情報及び使用/不使用情報を当該ストアデータとともに発行しないようにする一方、ストア命令をストアポート30−0〜30−nに対して発行するよりも先にストアデータを演算レジスタ22からストアデータバッファ50−0〜50−nに対して発行させる場合には、当該ストアデータとともにアライン情報のみを発行させるようにしてもよい。この場合、アライン部40が、命令処理部10によりストアデータとともにアライン情報が発行された場合には、当該アライン情報を使用して、ストア命令に付随したアライン情報を使用しないように構成することにより、アライン情報選択部41を省くことができ、より簡素な構成でアライン部40によるアラインが確実に実行できるとともに、ストア命令を確実に実行することができる。
そのプログラムは、例えばフレキシブルディスク,CD−ROM,CD−R,CD−RW,DVD等のコンピュータ読取可能な記録媒体に記録された形態で提供される。この場合、コンピュータはその記録媒体からストア命令制御プログラムを読み取って内部記憶装置または外部記憶装置に転送し格納して用いる。また、そのプログラムを、例えば磁気ディスク,光ディスク,光磁気ディスク等の記憶装置(記録媒体)に記録しておき、その記憶装置から通信回線を介してコンピュータに提供するようにしてもよい。
(付記1)
命令を解読して処理命令を発行する命令処理部と、
該命令処理部から前記処理命令として発行された演算命令に応じて演算を実行する演算器と、
該演算器による演算結果を保持する演算レジスタと、
前記命令処理部から前記処理命令として発行され、前記演算レジスタに保持された前記演算結果を所定の記憶領域にストアするためのストア命令を保持するストアポートと、
前記演算レジスタからストアデータとして発行された前記演算結果を一時的に保持するストアデータバッファとをそなえ、
前記命令処理部が、前記ストア命令に応じて、前記演算結果が保持された前記演算レジスタが確定すると当該演算結果を前記ストアデータとして前記演算レジスタから前記ストアデータバッファに対して発行させるように構成され、
前記ストアポートが、前記ストアデータバッファに前記ストア命令に対応する前記ストアデータが保持された場合にオン状態に設定されるストアデータ保持フラグを保持するように構成されるとともに、
前記ストア命令が前記ストアポートに保持された時点で前記ストアデータ保持フラグをオフ状態に設定するリセット部と、
前記ストアポートに前記ストア命令が保持されるよりも先に、前記ストアデータが前記ストアデータバッファに保持された場合に、前記ストア命令が前記ストアポートに保持された時点で前記リセット部が前記ストアデータ保持フラグをオフ状態に設定することを抑止して、前記ストアデータ保持フラグのオン状態を維持する抑止部とをさらにそなえて構成されていることを特徴とする、情報処理装置。
命令を解読して処理命令を発行する命令処理部と、
該命令処理部から前記処理命令として発行された演算命令に応じて演算を実行する演算器と、
該演算器による演算結果を保持する演算レジスタと、
前記命令処理部から前記処理命令として発行され、前記演算レジスタに保持された前記演算結果を所定の記憶領域にストアするためのストア命令を保持するストアポートと、
前記演算レジスタからストアデータとして発行された前記演算結果を一時的に保持するストアデータバッファと、
前記ストア命令の前記ストアポートへの発行を前記演算結果の前記ストアデータバッファへの発行に対して常に先行させる第1の態様と、前記演算結果が保持された前記演算レジスタが確定すると前記ストア命令の発行に関係なく当該演算結果を前記ストアデータとして前記演算レジスタから前記ストアデータバッファに対して発行させる第2の態様とを選択的に切り替える切替部とをそなえ、
前記ストアポートが、前記ストアデータバッファに前記ストア命令に対応する前記ストアデータが保持された場合にオン状態に設定されるストアデータ保持フラグを保持するように構成されるとともに、
前記ストア命令が前記ストアポートに保持された時点で前記ストアデータ保持フラグをオフ状態に設定するリセット部と、
前記切替部により前記第2の態様を選択することによって、前記ストアポートに前記ストア命令が保持されるよりも先に、前記ストアデータが前記ストアデータバッファに保持された場合に、前記ストア命令が前記ストアポートに保持された時点で前記リセット部が前記ストアデータ保持フラグをオフ状態に設定することを抑止して、前記ストアデータ保持フラグのオン状態を維持する抑止部とをさらにそなえて構成されていることを特徴とする、情報処理装置。
前記命令処理部が、前記ストア命令を前記ストアポートに対して発行するよりも先に、前記演算結果を前記ストアデータとして前記演算レジスタから前記ストアデータバッファに対して発行させる場合には、当該演算結果とともに当該演算結果のアラインに必要なアライン情報を発行するように構成され、
前記命令処理部から発行された前記アライン情報もしくは前記ストア命令に含まれるアライン情報に基づいて、前記演算レジスタから発行された前記演算結果をアラインするアライン部をさらにそなえて構成されていることを特徴とする、付記1又は2記載の情報処理装置。
前記演算レジスタから前記ストアデータとして発行された前記演算結果をアラインするアライン部をそなえ、
前記命令処理部が、前記演算結果を前記ストアデータとして前記演算レジスタから前記ストアデータバッファに対して発行させる際に、当該演算結果とともにアラインに必要なアライン情報と当該アライン情報を前記アライン部で使用するか否かを示す使用/不使用情報とを発行するように構成され、
前記アライン部で使用する前記アライン情報を、前記使用/不使用情報に基づいて、前記ストアデータとともに発行された前記アライン情報と、前記ストア命令に含まれる前記アライン情報とから選択するアライン情報選択部をさらにそなえて構成されていることを特徴とする、付記1又は2記載の情報処理装置。
前記命令処理部が、
前記ストア命令を前記ストアポートに対して発行した後に、前記演算結果を前記ストアデータとして前記演算レジスタから前記ストアデータバッファに対して発行させる場合には、前記使用/不使用情報を不使用に設定する一方、
前記ストア命令を前記ストアポートに対して発行するよりも先に、前記演算結果を前記ストアデータとして前記演算レジスタから前記ストアデータバッファに対して発行させる場合には、前記使用/不使用情報を使用に設定することを特徴とする、付記4記載の情報処理装置。
前記ストア命令の実行をキャンセルするキャンセル部をそなえ、
該キャンセル部が、前記ストアデータが前記ストアデータバッファに対して発行された後であって、当該ストアデータに対応する前記ストア命令が前記ストアポートに対して発行される前に、前記ストア命令をキャンセルする場合には、前記ストアデータバッファに保持された当該ストアデータが削除されるとともに、当該ストアデータに対応する前記ストアデータ保持フラグがオフ状態に設定されることを特徴とする、付記1〜5のいずれか1項に記載の情報処理装置。
前記命令処理部からフェッチ命令が発行された際に当該フェッチ命令のフェッチ対象であるデータを前記所定の記憶領域から前記演算器もしくは前記演算レジスタへ投入するためのフェッチバスと、
前記ストアデータバッファに保持された前記ストアデータを、前記ストアデータバッファから前記フェッチバスへ直接投入するためのストアフェッチバイパスとをそなえ、
前記ストアデータバッファに保持されている前記ストアデータを前記フェッチ命令が使用する場合には、当該ストアデータが前記ストアデータバッファから前記ストアフェッチバイパスへ投入されることを特徴とする、付記1〜6のいずれか1項に記載の情報処理装置。
前記演算器が、前記命令処理部により発行された前記ストア命令に基づいて前記演算結果をストアする前記所定の記憶領域上のストアアドレスを算出するとともに、
前記演算器によるストアアドレスの算出に用いられるアドレスレジスタをさらにそなえ、
前記命令処理部は、前記アドレスレジスタが確定すると前記ストア命令を前記ストアポートに発行することを特徴とする、付記1〜7のいずれか1項に記載の情報処理装置。
命令を解読して処理命令を発行する命令処理部と、該命令処理部から前記処理命令として発行された演算命令に応じて演算を実行する演算器と、該演算器による演算結果を保持する演算レジスタと、前記命令処理部から前記処理命令として発行され、前記演算レジスタに保持された前記演算結果を所定の記憶領域にストアするためのストア命令を保持するストアポートと、前記演算レジスタからストアデータとして発行された前記演算結果を一時的に保持するストアデータバッファとをそなえ、前記ストアポートが、前記ストアデータバッファに前記ストア命令に対応する前記ストアデータが保持された場合にオン状態に設定されるストアデータ保持フラグを保持するように構成された情報処理装置において、前記命令処理部から発行された前記ストア命令の実行を制御するストア命令制御方法であって、
前記命令処理部により、前記演算結果が保持された前記演算レジスタが確定すると当該演算結果を前記ストアデータとして前記演算レジスタから前記ストアデータバッファに対して発行させ、
前記ストアデータバッファに前記ストアデータが保持されるよりも先に、前記ストア命令が前記ストアポートに保持された場合には、前記ストア命令が前記ストアポートに保持された時点で前記ストアデータ保持フラグをオフ状態に設定する一方、
前記ストアポートに前記ストア命令が保持されるよりも先に、前記ストアデータが前記ストアデータバッファに保持された場合には、前記ストア命令が前記ストアポートに保持された時点で前記ストアデータ保持フラグをオフ状態に設定することを抑止して、前記ストアデータ保持フラグのオン状態を維持することを特徴とする、ストア命令制御方法。
命令を解読して処理命令を発行する命令処理部と、該命令処理部から前記処理命令として発行された演算命令に応じて演算を実行する演算器と、該演算器による演算結果を保持する演算レジスタと、前記命令処理部から前記処理命令として発行され、前記演算レジスタに保持された前記演算結果を所定の記憶領域にストアするためのストア命令を保持するストアポートと、前記演算レジスタからストアデータとして発行された前記演算結果を一時的に保持するストアデータバッファと、前記ストア命令の前記ストアポートへの発行を前記演算結果の前記ストアデータバッファへの発行に対して常に先行させる第1の態様と前記演算結果が保持された前記演算レジスタが確定すると前記ストア命令の発行に関係なく当該演算結果を前記ストアデータとして前記演算レジスタから前記ストアデータバッファに対して発行させる第2の態様とを選択的に切り替える切替部とをそなえ、前記ストアポートが、前記ストアデータバッファに前記ストア命令に対応する前記ストアデータが保持された場合にオン状態に設定されるストアデータ保持フラグを保持するように構成された情報処理装置において、前記命令処理部から発行された前記ストア命令の実行を制御するストア命令制御方法であって、
前記命令処理部により、前記ストアデータバッファに前記ストアデータが保持されるよりも先に、前記ストア命令が前記ストアポートに保持された場合には、前記ストア命令が前記ストアポートに保持された時点で前記ストアデータ保持フラグをオフ状態に設定する一方、
前記切替部により前記第2の態様を選択することによって、前記ストアポートに前記ストア命令が保持されるよりも先に、前記ストアデータが前記ストアデータバッファに保持された場合には、前記ストア命令が前記ストアポートに保持された時点で前記ストアデータ保持フラグをオフ状態に設定することを抑止して、前記ストアデータ保持フラグのオン状態を維持することを特徴とする、ストア命令制御方法
(付記11)
前記命令処理部により、前記ストア命令を前記ストアポートに対して発行するよりも先に、前記演算結果を前記ストアデータとして前記演算レジスタから前記ストアデータバッファに対して発行させる場合には、当該演算結果とともに当該演算結果のアラインに必要なアライン情報を発行することを特徴とする、付記9又は10記載のストア命令制御方法。
前記命令処理部により、前記演算結果を前記ストアデータとして前記演算レジスタから前記ストアデータバッファに対して発行させる際に、当該演算結果とともに当該演算結果のアラインに必要なアライン情報、及び当該アライン情報を前記アラインに際して使用するか否かを示す使用/不使用情報とを発行し、
前記アラインに際して使用する前記アライン情報を、前記使用/不使用情報に基づいて、前記ストアデータとともに発行された前記アライン情報と、前記ストア命令に含まれる前記アライン情報とから選択することを特徴とする、付記9又は10記載のストア命令制御方法。
前記命令処理部により、前記ストア命令を前記ストアポートに対して発行した後に、前記演算結果を前記ストアデータとして前記演算レジスタから前記ストアデータバッファに対して発行させる場合には、前記使用/不使用情報を不使用に設定する一方、
前記命令処理部により、前記ストア命令を前記ストアポートに対して発行するよりも先に、前記演算結果を前記ストアデータとして前記演算レジスタから前記ストアデータバッファに対して発行させる場合には、前記使用/不使用情報を使用に設定することを特徴とする、付記12記載のストア命令制御方法。
前記ストアデータが前記ストアデータバッファに対して発行された後であって、当該ストアデータに対応する前記ストア命令が前記ストアポートに対して発行される前に、前記ストア命令をキャンセルする場合には、前記ストアデータバッファに保持された当該ストアデータを削除するとともに、当該ストアデータに対応する前記ストアデータ保持フラグをオフ状態に設定することを特徴とする、付記9〜13のいずれか1項に記載のストア命令制御方法。
前記命令処理部からフェッチ命令が発行された際に当該フェッチ命令のフェッチ対象であるデータを前記所定の記憶領域から前記演算器もしくは前記演算レジスタへ投入するためのフェッチバスと、前記ストアデータバッファに保持された前記ストアデータを、前記ストアデータバッファから前記フェッチバスへ直接投入するためのストアフェッチバイパスとをさらにそなえて構成された前記情報処理装置において、前記ストアデータバッファに保持されている前記ストアデータを前記フェッチ命令が使用する場合には、当該ストアデータを前記ストアデータバッファから前記ストアフェッチバイパスへ投入することを特徴とする、付記9〜14のいずれか1項に記載のストア命令制御方法。
前記演算結果をストアする前記所定の記憶領域上のストアアドレスを算出する際に用いられるアドレスレジスタが確定すると、前記命令処理部により前記ストア命令を前記ストアポートに発行することを特徴とする、付記9〜15のいずれか1項に記載のストア命令制御方法。
処理命令として発行された演算命令に応じて演算を実行する演算器と、該演算器による演算結果を保持する演算レジスタと、前記処理命令として発行され、前記演算レジスタに保持された前記演算結果を所定の記憶領域にストアするためのストア命令を保持するストアポートと、前記演算レジスタからストアデータとして発行された前記演算結果を一時的に保持するストアデータバッファとをそなえ、前記ストアポートが、前記ストアデータバッファに前記ストア命令に対応する前記ストアデータが保持された場合にオン状態に設定されるストアデータ保持フラグを保持するように構成された情報処理装置において、前記ストア命令の実行を制御する機能をコンピュータに実現させるためのストア命令制御プログラムであって、
命令を解読して前記処理命令を発行するとともに、前記処理命令として発行した前記ストア命令に応じて、前記演算結果が保持された前記演算レジスタが確定すると当該演算結果を前記ストアデータとして前記演算レジスタから前記ストアデータバッファに対して発行させる命令処理部、
前記ストア命令が前記ストアポートに保持された時点で前記ストアデータ保持フラグをオフ状態に設定するリセット部、及び、
前記ストアポートに前記ストア命令が保持されるよりも先に、前記ストアデータが前記ストアデータバッファに保持された場合に、前記ストア命令が前記ストアポートに保持された時点で前記リセット部が前記ストアデータ保持フラグをオフ状態に設定することを抑止して、前記ストアデータ保持フラグのオン状態を維持する抑止部として、前記コンピュータを機能させることを特徴とする、ストア命令制御プログラム。
処理命令として発行された演算命令に応じて演算を実行する演算器と、該演算器による演算結果を保持する演算レジスタと、前記処理命令として発行され、前記演算レジスタに保持された前記演算結果を所定の記憶領域にストアするためのストア命令を保持するストアポートと、前記演算レジスタからストアデータとして発行された前記演算結果を一時的に保持するストアデータバッファとをそなえ、前記ストアポートが、前記ストアデータバッファに前記ストア命令に対応する前記ストアデータが保持された場合にオン状態に設定されるストアデータ保持フラグを保持するように構成された情報処理装置において、前記ストア命令の実行を制御する機能をコンピュータに実現させるためのストア命令制御プログラムを記録したコンピュータ読取可能な記録媒体であって、
前記ストア命令制御プログラムが、
命令を解読して前記処理命令を発行するとともに、前記処理命令として発行した前記ストア命令に応じて、前記演算結果が保持された前記演算レジスタが確定すると当該演算結果を前記ストアデータとして前記演算レジスタから前記ストアデータバッファに対して発行させる命令処理部、
前記ストア命令が前記ストアポートに保持された時点で前記ストアデータ保持フラグをオフ状態に設定するリセット部、及び、
前記ストアポートに前記ストア命令が保持されるよりも先に、前記ストアデータが前記ストアデータバッファに保持された場合に、前記ストア命令が前記ストアポートに保持された時点で前記リセット部が前記ストアデータ保持フラグをオフ状態に設定することを抑止して、前記ストアデータ保持フラグのオン状態を維持する抑止部として、前記コンピュータを機能させることを特徴とする、ストア命令制御プログラムを記録したコンピュータ読取可能な記録媒体。
処理命令として発行された演算命令に応じて演算を実行する演算器と、該演算器による演算結果を保持する演算レジスタと、前記処理命令として発行され、前記演算レジスタに保持された前記演算結果を所定の記憶領域にストアするためのストア命令を保持するストアポートと、前記演算レジスタからストアデータとして発行された前記演算結果を一時的に保持するストアデータバッファとをそなえ、前記ストアポートが、前記ストアデータバッファに前記ストア命令に対応する前記ストアデータが保持された場合にオン状態に設定されるストアデータ保持フラグを保持するように構成された情報処理装置において、前記ストア命令の実行を制御する機能をコンピュータに実現させるためのストア命令制御プログラムであって、
命令を解読して前記処理命令を発行する命令処理部、
前記ストア命令の前記ストアポートへの発行を前記演算結果の前記ストアデータバッファへの発行に対して常に先行させる第1の態様と、前記演算結果が保持された前記演算レジスタが確定すると前記ストア命令の発行に関係なく当該演算結果を前記ストアデータとして前記演算レジスタから前記ストアデータバッファに対して発行させる第2の態様とを選択的に切り替える切替部、
前記ストア命令が前記ストアポートに保持された時点で前記ストアデータ保持フラグをオフ状態に設定するリセット部、及び、
前記切替部により前記第2の態様を選択することによって、前記ストアポートに前記ストア命令が保持されるよりも先に、前記ストアデータが前記ストアデータバッファに保持された場合に、前記ストア命令が前記ストアポートに保持された時点で前記リセット部が前記ストアデータ保持フラグをオフ状態に設定することを抑止して、前記ストアデータ保持フラグのオン状態を維持する抑止部として、前記コンピュータを機能させることを特徴とする、ストア命令制御プログラム。
処理命令として発行された演算命令に応じて演算を実行する演算器と、該演算器による演算結果を保持する演算レジスタと、前記処理命令として発行され、前記演算レジスタに保持された前記演算結果を所定の記憶領域にストアするためのストア命令を保持するストアポートと、前記演算レジスタからストアデータとして発行された前記演算結果を一時的に保持するストアデータバッファとをそなえ、前記ストアポートが、前記ストアデータバッファに前記ストア命令に対応する前記ストアデータが保持された場合にオン状態に設定されるストアデータ保持フラグを保持するように構成された情報処理装置において、前記ストア命令の実行を制御する機能をコンピュータに実現させるためのストア命令制御プログラムを記録したコンピュータ読取可能な記録媒体であって、
前記ストア命令制御プログラムが、
命令を解読して前記処理命令を発行する命令処理部、
前記ストア命令の前記ストアポートへの発行を前記演算結果の前記ストアデータバッファへの発行に対して常に先行させる第1の態様と、前記演算結果が保持された前記演算レジスタが確定すると前記ストア命令の発行に関係なく当該演算結果を前記ストアデータとして前記演算レジスタから前記ストアデータバッファに対して発行させる第2の態様とを選択的に切り替える切替部、
前記ストア命令が前記ストアポートに保持された時点で前記ストアデータ保持フラグをオフ状態に設定するリセット部、及び、
前記切替部により前記第2の態様を選択することによって、前記ストアポートに前記ストア命令が保持されるよりも先に、前記ストアデータが前記ストアデータバッファに保持された場合に、前記ストア命令が前記ストアポートに保持された時点で前記リセット部が前記ストアデータ保持フラグをオフ状態に設定することを抑止して、前記ストアデータ保持フラグのオン状態を維持する抑止部として、前記コンピュータを機能させることを特徴とする、ストア命令制御プログラムを記録したコンピュータ読取可能な記録媒体。
10 命令処理部
20 演算器
21 アドレスレジスタ
22 演算レジスタ
30−0〜30−n ストアポート
30a VALIDフラグ
30b ADRSフラグ
30c LENGTHフラグ
30d RSTDVフラグ(ストアデータ保持フラグ)
30e PSTVフラグ
30f READYフラグ
40 アライン部
41 アライン情報選択部
50−0〜50−n ストアデータバッファ
60 キャッシュメモリ(記憶領域)
70 フェッチバス
71 ストアフェッチバイパス
80 キャンセル部
81 リセット部
82 抑止部
83 切替部
Claims (10)
- 命令を解読して処理命令を発行する命令処理部と、
該命令処理部から前記処理命令として発行された演算命令に応じて演算を実行する演算器と、
該演算器による演算結果を保持する演算レジスタと、
前記命令処理部から前記処理命令として発行され、前記演算レジスタに保持された前記演算結果を所定の記憶領域にストアするためのストア命令を保持するストアポートと、
前記演算レジスタからストアデータとして発行された前記演算結果を一時的に保持するストアデータバッファとをそなえ、
前記命令処理部が、前記ストア命令に応じて、前記演算結果が保持された前記演算レジスタが確定すると当該演算結果を前記ストアデータとして前記演算レジスタから前記ストアデータバッファに対して発行させるように構成され、
前記ストアポートが、前記ストアデータバッファに前記ストア命令に対応する前記ストアデータが保持された場合にオン状態に設定されるストアデータ保持フラグを保持するように構成されるとともに、
前記ストア命令が前記ストアポートに保持された時点で前記ストアデータ保持フラグをオフ状態に設定するリセット部と、
前記ストアポートに前記ストア命令が保持されるよりも先に、前記ストアデータが前記ストアデータバッファに保持された場合に、前記ストア命令が前記ストアポートに保持された時点で前記リセット部が前記ストアデータ保持フラグをオフ状態に設定することを抑止して、前記ストアデータ保持フラグのオン状態を維持する抑止部とをさらにそなえて構成されていることを特徴とする、情報処理装置。 - 前記演算レジスタから前記ストアデータとして発行された前記演算結果をアラインするアライン部をそなえ、
前記命令処理部が、前記演算結果を前記ストアデータとして前記演算レジスタから前記ストアデータバッファに対して発行させる際に、当該演算結果とともにアラインに必要なアライン情報と当該アライン情報を前記アライン部で使用するか否かを示す使用/不使用情報とを発行するように構成され、
前記アライン部で使用する前記アライン情報を、前記使用/不使用情報に基づいて、前記ストアデータとともに発行された前記アライン情報と、前記ストア命令に含まれる前記アライン情報とから選択するアライン情報選択部をさらにそなえて構成されていることを特徴とする、請求項1記載の情報処理装置。 - 前記命令処理部が、
前記ストア命令を前記ストアポートに対して発行した後に、前記演算結果を前記ストアデータとして前記演算レジスタから前記ストアデータバッファに対して発行させる場合には、前記使用/不使用情報を不使用に設定する一方、
前記ストア命令を前記ストアポートに対して発行するよりも先に、前記演算結果を前記ストアデータとして前記演算レジスタから前記ストアデータバッファに対して発行させる場合には、前記使用/不使用情報を使用に設定することを特徴とする、請求項2記載の情報処理装置。 - 前記ストア命令の実行をキャンセルするキャンセル部をそなえ、
該キャンセル部が、前記ストアデータが前記ストアデータバッファに対して発行された後であって、当該ストアデータに対応する前記ストア命令が前記ストアポートに対して発行される前に、前記ストア命令をキャンセルする場合には、前記ストアデータバッファに保持された当該ストアデータが削除されるとともに、当該ストアデータに対応する前記ストアデータ保持フラグがオフ状態に設定されることを特徴とする、請求項1〜3のいずれか1項に記載の情報処理装置。 - 前記命令処理部からフェッチ命令が発行された際に当該フェッチ命令のフェッチ対象であるデータを前記所定の記憶領域から前記演算器もしくは前記演算レジスタへ投入するためのフェッチバスと、
前記ストアデータバッファに保持された前記ストアデータを、前記ストアデータバッファから前記フェッチバスへ直接投入するためのストアフェッチバイパスとをそなえ、
前記ストアデータバッファに保持されている前記ストアデータを前記フェッチ命令が使用する場合には、当該ストアデータが前記ストアデータバッファから前記ストアフェッチバイパスへ投入されることを特徴とする、請求項1〜4のいずれか1項に記載の情報処理装置。 - 命令を解読して処理命令を発行する命令処理部と、該命令処理部から前記処理命令として発行された演算命令に応じて演算を実行する演算器と、該演算器による演算結果を保持する演算レジスタと、前記命令処理部から前記処理命令として発行され、前記演算レジスタに保持された前記演算結果を所定の記憶領域にストアするためのストア命令を保持するストアポートと、前記演算レジスタからストアデータとして発行された前記演算結果を一時的に保持するストアデータバッファとをそなえ、前記ストアポートが、前記ストアデータバッファに前記ストア命令に対応する前記ストアデータが保持された場合にオン状態に設定されるストアデータ保持フラグを保持するように構成された情報処理装置において、前記命令処理部から発行された前記ストア命令の実行を制御するストア命令制御方法であって、
前記命令処理部により、前記演算結果が保持された前記演算レジスタが確定すると当該演算結果を前記ストアデータとして前記演算レジスタから前記ストアデータバッファに対して発行させ、
前記ストアデータバッファに前記ストアデータが保持されるよりも先に、前記ストア命令が前記ストアポートに保持された場合には、前記ストア命令が前記ストアポートに保持された時点で前記ストアデータ保持フラグをオフ状態に設定する一方、
前記ストアポートに前記ストア命令が保持されるよりも先に、前記ストアデータが前記ストアデータバッファに保持された場合には、前記ストア命令が前記ストアポートに保持された時点で前記ストアデータ保持フラグをオフ状態に設定することを抑止して、前記ストアデータ保持フラグのオン状態を維持することを特徴とする、ストア命令制御方法。 - 前記命令処理部により、前記演算結果を前記ストアデータとして前記演算レジスタから前記ストアデータバッファに対して発行させる際に、当該演算結果とともに当該演算結果のアラインに必要なアライン情報、及び当該アライン情報を前記アラインに際して使用するか否かを示す使用/不使用情報とを発行し、
前記アラインに際して使用する前記アライン情報を、前記使用/不使用情報に基づいて、前記ストアデータとともに発行された前記アライン情報と、前記ストア命令に含まれる前記アライン情報とから選択することを特徴とする、請求項6記載のストア命令制御方法。 - 前記命令処理部により、前記ストア命令を前記ストアポートに対して発行した後に、前記演算結果を前記ストアデータとして前記演算レジスタから前記ストアデータバッファに対して発行させる場合には、前記使用/不使用情報を不使用に設定する一方、
前記命令処理部により、前記ストア命令を前記ストアポートに対して発行するよりも先に、前記演算結果を前記ストアデータとして前記演算レジスタから前記ストアデータバッファに対して発行させる場合には、前記使用/不使用情報を使用に設定することを特徴とする、請求項7記載のストア命令制御方法。 - 前記ストアデータが前記ストアデータバッファに対して発行された後であって、当該ストアデータに対応する前記ストア命令が前記ストアポートに対して発行される前に、前記ストア命令をキャンセルする場合には、前記ストアデータバッファに保持された当該ストアデータを削除するとともに、当該ストアデータに対応する前記ストアデータ保持フラグをオフ状態に設定することを特徴とする、請求項6〜8のいずれか1項に記載のストア命令制御方法。
- 前記命令処理部からフェッチ命令が発行された際に当該フェッチ命令のフェッチ対象であるデータを前記所定の記憶領域から前記演算器もしくは前記演算レジスタへ投入するためのフェッチバスと、前記ストアデータバッファに保持された前記ストアデータを、前記ストアデータバッファから前記フェッチバスへ直接投入するためのストアフェッチバイパスとをさらにそなえて構成された前記情報処理装置において、前記ストアデータバッファに保持されている前記ストアデータを前記フェッチ命令が使用する場合には、当該ストアデータを前記ストアデータバッファから前記ストアフェッチバイパスへ投入することを特徴とする、請求項6〜9のいずれか1項に記載のストア命令制御方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004222044A JP4128551B2 (ja) | 2004-07-29 | 2004-07-29 | 情報処理装置及びストア命令制御方法 |
US10/983,729 US7818545B2 (en) | 2004-07-29 | 2004-11-09 | Information processing unit and store instruction control method |
DE602004023601T DE602004023601D1 (de) | 2004-07-29 | 2004-11-22 | Informationsverarbeitungseinheit zur Steuerung eines Speicherungsbefehls und entsprechendes Steuerungsverfahren |
EP04257233A EP1622002B1 (en) | 2004-07-29 | 2004-11-22 | Information processing unit controlling a store instruction and corresponding control method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004222044A JP4128551B2 (ja) | 2004-07-29 | 2004-07-29 | 情報処理装置及びストア命令制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006040143A JP2006040143A (ja) | 2006-02-09 |
JP4128551B2 true JP4128551B2 (ja) | 2008-07-30 |
Family
ID=35149150
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004222044A Expired - Fee Related JP4128551B2 (ja) | 2004-07-29 | 2004-07-29 | 情報処理装置及びストア命令制御方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7818545B2 (ja) |
EP (1) | EP1622002B1 (ja) |
JP (1) | JP4128551B2 (ja) |
DE (1) | DE602004023601D1 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007097017A1 (ja) * | 2006-02-27 | 2007-08-30 | Fujitsu Limited | バッファリング装置およびバッファリング方法 |
JP2009118212A (ja) * | 2007-11-07 | 2009-05-28 | Seiko Epson Corp | 画像読取装置および画像読取方法 |
US8245004B2 (en) * | 2008-02-01 | 2012-08-14 | International Business Machines Corporation | Mechanisms for communicating with an asynchronous memory mover to perform AMM operations |
US8275963B2 (en) * | 2008-02-01 | 2012-09-25 | International Business Machines Corporation | Asynchronous memory move across physical nodes with dual-sided communication |
US8015380B2 (en) * | 2008-02-01 | 2011-09-06 | International Business Machines Corporation | Launching multiple concurrent memory moves via a fully asynchronoous memory mover |
US8095758B2 (en) * | 2008-02-01 | 2012-01-10 | International Business Machines Corporation | Fully asynchronous memory mover |
US8356151B2 (en) * | 2008-02-01 | 2013-01-15 | International Business Machines Corporation | Reporting of partially performed memory move |
US8327101B2 (en) * | 2008-02-01 | 2012-12-04 | International Business Machines Corporation | Cache management during asynchronous memory move operations |
US7937570B2 (en) * | 2008-02-01 | 2011-05-03 | International Business Machines Corporation | Termination of in-flight asynchronous memory move |
US9354884B2 (en) | 2013-03-13 | 2016-05-31 | International Business Machines Corporation | Processor with hybrid pipeline capable of operating in out-of-order and in-order modes |
JP6200818B2 (ja) * | 2014-01-21 | 2017-09-20 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP6680978B2 (ja) | 2016-04-15 | 2020-04-15 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60123936A (ja) * | 1983-12-07 | 1985-07-02 | Fujitsu Ltd | バッフア記憶制御方式 |
JP2532300B2 (ja) * | 1990-10-17 | 1996-09-11 | 三菱電機株式会社 | 並列処理装置における命令供給装置 |
JPH05289848A (ja) | 1992-04-15 | 1993-11-05 | Toshiba Corp | 演算処理装置 |
US5664137A (en) * | 1994-01-04 | 1997-09-02 | Intel Corporation | Method and apparatus for executing and dispatching store operations in a computer system |
DE69530720T2 (de) | 1994-03-09 | 2003-11-27 | Sun Microsystems Inc | Verzögertes Cachespeicherschreiben eines Speicherungsbefehls |
JP3164732B2 (ja) | 1994-07-04 | 2001-05-08 | 富士通株式会社 | データ処理装置 |
US6484253B1 (en) * | 1997-01-24 | 2002-11-19 | Mitsubishi Denki Kabushiki Kaisha | Data processor |
JP3628653B2 (ja) | 2000-01-19 | 2005-03-16 | 富士通株式会社 | 記憶制御装置及び記憶制御方法 |
-
2004
- 2004-07-29 JP JP2004222044A patent/JP4128551B2/ja not_active Expired - Fee Related
- 2004-11-09 US US10/983,729 patent/US7818545B2/en not_active Expired - Fee Related
- 2004-11-22 EP EP04257233A patent/EP1622002B1/en not_active Expired - Fee Related
- 2004-11-22 DE DE602004023601T patent/DE602004023601D1/de active Active
Also Published As
Publication number | Publication date |
---|---|
EP1622002A1 (en) | 2006-02-01 |
US20060026399A1 (en) | 2006-02-02 |
JP2006040143A (ja) | 2006-02-09 |
EP1622002B1 (en) | 2009-10-14 |
DE602004023601D1 (de) | 2009-11-26 |
US7818545B2 (en) | 2010-10-19 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061027 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080415 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110523 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120523 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130523 Year of fee payment: 5 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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