JPH05324469A - キャッシュ・メモリを内蔵したマイクロプロセッサ - Google Patents

Abstract

(57)【要約】 【目的】命令／データ分離独立型キャッシュ・メモリを
内蔵したマクロプロセッサにおいて、自己の命令を書換
えるプログラムを実行する場合、命令キャッシュ・メモ
リにヒットしている命令を書換えると、データ・キャッ
シュ・メモリしか検索しない。そこで、命令キャッシュ
・メモリにヒットしている命令をも簡単に更新できるよ
うにすることにある。 【構成】データ・キャッシュ・メモリ１および命令キャ
ッシュ・メモリ２と、ＣＰＵ１１およびバス制御ユニッ
ト１２と、マルチプレクサ９および１０とを有する。デ
ータ・ライトアクセスの場合、マルチプレクサ９はデー
タ・キャッシュ・メモリ入力用のアドレスバス３を命令
キャッシュ・メモリ２のアドレス入力に接続するととも
に、マルチプレクサ１０はデータ・キャッシュ・メモリ
入力用のデータバス５を命令キャッシュ・メモリ２のデ
ータ入力に接続する。これにより、命令キャッシュ・メ
モリ２はデータ・ライトアドレスでタグ・メモリを索引
し、ヒットしたときはオペランドのデータをデータ・メ
モリに書込む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロプロセッサに関
し、特に命令／データ分離独立型キャッシュ・メモリを
内蔵したマイクロプロセッサに関する。

【０００２】

【従来の技術】一般に、キャッシュ・メモリは、高速で
動作するマイクロプロセッサと低速で動作する主記憶へ
のアクセスとのタイム・ギャップを埋めるため、主記憶
の内容のうち使用頻度が高いと予想される領域のコピー
を持っている。通常、このコピーとして主記憶の構成単
位（４ワード程度で、この構成単位を“ブロック”と呼
ぶ）に対応した大きさのデータを保持している。

【０００３】また、マイクロプロセッサが主記憶にアク
セスを実行する際に必要なデータがキャッシュ・メモリ
内に存在すれば、主記憶へのアクセスをせずに高速にキ
ャッシュ・メモリ内よりデータをアクセスする。かかる
キャッシュ・メモリ内に必要なデータが存在することを
“ヒット”と呼び、逆に存在しないことを“ミスヒッ
ト”と称している。ミスヒットの場合は、主記憶へのア
クセスを行うとともに、その主記憶の内容をキャッシュ
・メモリに登録し、次回の主記憶の同一ブロックへのア
クセスに備える。この登録動作を“リプレース”動作と
呼ぶ。

【０００４】一方、ライトアクセスに関して、キャッシ
ュ・メモリ内に対応する古いデータを保持している場合
はキャッシュ・メモリ内のデータを更新するが、同時に
主記憶のデータを更新するかどうかは方式によって異な
る。すなわち、同時に更新するライトスルー方式やリプ
レース時に更新するコピーバック方式などがある。逆
に、キャッシュ・メモリ内に対応する古いデータが無か
った場合、リプレースするかどうかは方式によって異な
る。すなわち、主記憶のデータは更新するが、リプレー
スしないライトスルー方式やライトのデータサイズがブ
ロックサイズと同じ時だけリプレースするライトアロケ
ート方式やリプレースしてからキャッシュ・メモリ内の
データを更新するコピーバック方式などがある。

【０００５】一般に、ライトスルー方式は簡単にインプ
リメントでき、キャッシュ・コヒーレンシ（主記憶とキ
ャッシュ・メモリとの一致を常に保つこと）も容易に保
てるため、よく使用されている。

【０００６】また、命令／データ分離独立型キャッシュ
・メモリは、命令とオペランドをそれぞれ独立に記憶
し、メモリ・アクセスにおける相互干渉を減少し、それ
ぞれのキャッシュへのアクセスを並行処理し、高速実行
をする。

【０００７】図３はかかる従来の一例を示す命令／デー
タ分離独立型キャッシュ・メモリを内蔵したマイクロプ
ロセッサのブロック図である。図３に示すように、従来
のマイクロプロセッサはデータ・キャッシュ・メモリ１
とインクリメント・キャッシュ・メモリ２とＣＰＵ１１
およびバス・コントローラ１２とを有し、これらの間を
アドレス・バスおよびデータ・バスで接続されている。
このうち、データ・キャッシュ・メモリ１はオペランド
に関するキャッシュであり、オペランドのデータを格納
するデータ・メモリと、そのデータで主記憶上のアドレ
スを格納するタグ・メモリとからなる。

【０００８】まず、データ・リードアクセスの場合、デ
ータ・キャッシュ・メモリ１はＣＰＵ１１よりデータ用
のアドレスバス１４およびデータ・キャッシュ・メモリ
入力用のアドレスバス３を介して与えられるアドレスで
ダグ・メモリを索引し、ヒットした場合には、データ・
メモリよりデータ・キャッシュ・メモリ出力用のデータ
バス４およびデータ用のデータバス１６を介してＣＰＵ
１１にオペランドのデータを供給する。また、ミスヒッ
トした場合には、バス制御ユニット１２がＣＰＵ１１よ
りデータ用のアドレスバス１４を介して与えられるアド
レスで主記憶からデータを読込み、データ用のデータバ
ス１６を介してＣＰＵ１１とデータ・キャッシュ・メモ
リ１にオペランドのデータを供給する。このデータ・キ
ャッシュ・メモリ１はデータ・キャッシュ・メモリ入力
用のデータバス５を介してこのオペランドのデータをリ
プレースする。

【０００９】次に、データ・ライトアクセスの場合、
（例として、ここではライトスルー方式について説明す
る）データ・キャッシュ・メモリ１はＣＰＵ１１よりデ
ータ用のアドレスバス１４およびデータ・キャッシュ・
メモリ入力用のアドレスバス３を介して与えられるアド
レスでタグ・メモリを索引し、ヒットした場合にはＣＰ
Ｕ１１がデータ用のデータバス１６を介しデータ・キャ
ッシュ・メモリ１とバス制御ユニット１２にオペランド
のデータを与える。このデータ・キャッシュ・メモリ１
はデータ・キャッシュ・メモリ入力用のデータバス５を
介してこのオペランドのデータをデータ・メモリに書込
む。このとき同時に、バス制御ユニット１２がＣＰＵ１
１よりデータ用のアドレスバス１４を介して与えられる
アドレスでオペランドのデータを主記憶へ書込む。逆
に、ミスヒットした場合には、バス制御ユニット１２が
ＣＰＵ１１よりデータ用のアドレスバス１４を介して与
えられるアドレスでＣＰＵ１１よりデータ用のデータバ
ス１６を介して与えられるオペランドのデータを主記憶
へ書込む。

【００１０】一方、インストラクション・キャッシュ・
メモリ（命令キャッシュ・メモリ）２は命令に関するキ
ャッシュであり、命令コードを格納するデータ・メモリ
と、その命令コードの主記憶上のアドレスを格納するタ
グ・メモリとからなる。

【００１１】まず、命令フェッチアクセスのとき、命令
キャッシュ・メモリ２はＣＰＵ１１より命令用のアドレ
スバス１３および命令キャッシュ・メモリ入力用のアド
レスバス６を介して与えられるアドレスでダグ・メモリ
を索引し、ヒットした場合にはデータ・メモリより命令
キャッシュ・メモリ出力用のデータバス７および命令用
のデータバス１５を介してＣＰＵ１１に命令コードを供
給する。逆に、ミスヒットした場合には、バス制御ユニ
ット１２がＣＰＵ１１より命令用のアドレスバス１３を
介して与えられるアドレスで主記憶から命令コードをフ
ェッチし、命令用のデータバス１５を介してＣＰＵ１１
と命令キャッシュ・メモリ２に命令コードを供給する。
この命令キャッシュ・メモリ２は命令キャッシュ・メモ
リ入力用のデータバス８を介してこの命令コードをリプ
レースする。

【００１２】上述した従来のマイクロプロセッサの場
合、自己の命令を書換えるプログラムを実行すると命令
およびデータを別々にキャッシングするため、命令キャ
ッシュ・メモリ２にヒットしているアドレスの命令コー
ドを書換えるとデータ・キャッシュ・メモリ１しか検索
せず、命令キャッシュ・メモリ２にヒットしている命令
コードは更新しない。このため、もう一度このアドレス
の命令コードをフェッチするとき、命令キャッシュ・メ
モリ２にヒットしている古い命令コードをフェッチして
しまい、プログラムどおりの動作はしない。

【００１３】これに対し、自己の命令を書換えるプログ
ラムを正しく実行するために、内蔵命令キャッシュ・メ
モリ動作を行わない方法や、内蔵命令キャッシュ・メモ
リ動作は行うが、命令の書換えをするアドレスを含む主
記憶へのフェッチアクセスは内蔵命令キャッシュ・メモ
リに登録しない方法や、命令を書換える毎に内蔵命令キ
ャッシュ・メモリをすべてクリアするようにプログラム
をコーディングし直す方法などがある。

【００１４】

【発明が解決しようとする課題】上述した従来の命令／
データ分離独立型キャッシュ・メモリを内蔵したマイク
ロプロセッサは、自己の命令を書換えるプログラムを実
行する場合、命令キャッシュ・メモリにヒットしている
命令を書換えるとデータ・キャッシュ・メモリしか検索
しない。従って、命令キャッシュ・メモリにヒットして
いる命令は更新しないためもう一度この命令をフェッチ
するとき、命令キャッシュ・メモリにヒットしている古
い命令コードをフェッチしてしまい、プログラムどおり
の動作を行なわない。

【００１５】また、内蔵命令キャッシュ・メモリ動作を
行わない方法では、命令のフェッチはすべて主記憶より
行うためプログラムどおりの動作を行うことができる
が、主記憶への命令のフェッチアクセスが増えて内蔵命
令キャッシュ・メモリを用いた高速動作を行うことはで
きない。

【００１６】更に、内蔵命令・キャッシュ・メモリ動作
を行うが、命令の書換えをするアドレスを含む主記憶へ
のフェッチアクセスは内蔵命令キャッシュ・メモリに登
録しない方法においては、命令の書換えをするアドレス
を含む主記憶へのフェッチアクセスは常にミスヒットと
なるためプログラムどおりの動作を行うことができる
し、ほぼ完全に内蔵命令キャッシュ・メモリを用いた高
速動作もするが、あらかじめ命令の書換えをするアドレ
スが分かっていなければならず、命令の書換えをするア
ドレス領域が広い場合には内蔵命令キャッシュ・メモリ
の効果を十分発揮できない。

【００１７】また、命令を書換える毎に内蔵命令キャッ
シュ・メモリをすべてクリアする様にプログラムをコー
ディングしなおす方法では、命令を書換えた後のすべて
の命令のフェッチはミスヒットとなるためプログラムど
おりの動作はできるが、内蔵命令キャッシュ・メモリの
効果を十分発揮できないし、プログラムをコーディング
しなおす必要がある。

【００１８】本発明の目的は、かかる問題を解決するた
めに、命令キャッシュ・メモリにヒットしている命令を
書換えたときにも命令キャッシュ・メモリを更新でき、
プログラムどおりの動作をすることのできる命令／デー
タ分離独立型キャッシュ・メモリを内蔵したマイクロプ
ロセッサを提供することにある。

【００１９】

【課題を解決するための手段】本発明のマイクロプロセ
ッサは、命令／データ分離独立型キャッシュ・メモリを
内蔵したマイクロプロセッサにおいて、データ・キャッ
シュ・メモリのアドレスバスと命令キャッシュ・メモリ
のアドレス入力を接続する第１の接続手段と、前記デー
タ・キャッシュ・メモリのデータバスと前記命令キャッ
シュ・メモリのデータ入力を接続する第２の接続手段と
を有し、データ・ライトアクセスの際に前記第１の接続
手段は前記データ・キャッシュ・メモリの前記アドレス
バスと前記命令キャッシュ・メモリの前記アドレス入力
を接続し、前記第２の接続手段は前記データ・キャッシ
ュ・メモリの前記データバスと前記命令キャッシュ・メ
モリの前記データ入力を接続し、データ・ライトアドレ
スが前記命令キャッシュ・メモリに登録されていること
を検知したときに前記命令キャッシュ・メモリのデータ
を更新するように構成される。

【００２０】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を示すマイクロプ
ロセッサのブロック図である。図１に示すように、本実
施例はデータ・ライトアクセスの場合、データ・キャッ
シュ・メモリ入力用のアドレスバス３と命令キャッシュ
・メモリ２のアドレス入力をマルチプレクサ９を介し接
続し、データ・キャッシュ・メモリ入力用のデータバス
５と命令キャッシュ・メモリ２のデータ入力をマルチプ
レクサ１０を介し接続する。これにより、命令キャッシ
ュ・メモリ２はデータ・ライトアドレスのときタグ・メ
モリを索引し、ヒットしたときは、オペランドのデータ
をデータ・メモリに書込む。また、データ・ライトアク
セスにおいて、マルチプレクサ９はデータ・キャッシュ
・メモリ入力用のアドレスバス３を命令キャッシュ・メ
モリ２のアドレス入力に接続すると同時に、マルチプレ
クサ１０はデータ・キャッシュ・メモリ入力用のデータ
バス５を命令キャッシュ・メモリ２のデータ入力に接続
する。これにより、命令キャッシュ・メモリ２はデータ
・キャッシュ・メモリ入力用のアドレスバス３上のデー
タ・ライトアドレスでタグ・メモリを索引し、ヒットし
たときはデータ・キャッシュ・メモリ入力用のデータバ
ス５上のオペランドのデータをデータ・メモリに書込
む。逆は、ミスヒットしたとき、マルチプレクサ９は命
令キャッシュ・メモリ入力用のアドレスバスを命令キャ
ッシュ・メモリ２のアドレス入力に接続すると同時に、
マルチプレクサ１０は命令キャッシュ・メモリ入力用の
データバス８を命令キャッシュ・メモリ２のデータ入力
に接続する。尚、バス制御ユニット１２は外部に対しア
ドレスバス１７およびデータバス１８を接続している。

【００２１】一方、データ・リードアクセスと命令フェ
ッチアクセスの場合、マルチプレクサ９は命令キャッシ
ュ・メモリ入力用のアドレスバス６を、またマルチプレ
クサ１０は命令キャッシュ・メモリ入力用のデータバス
８を命令キャッシュ・メモリ２に接続し、従来と同様の
動作を行う。

【００２２】本実施例はデータ・ライトアクセスのたび
に命令キャッシュ・メモリ２の命令フェッチアクセスに
割込み、データ・ライトアドレスで命令キャッシュ・メ
モリ内を索引することになる。しかし、ヒットかミスヒ
ットかは高速に判別（１ＣＬＫ程度）できるため、シス
テム性能の低下はわずかである。また、命令キャッシュ
・メモリ２に書込みをすることがあるため、命令キャッ
シュ・メモリ２をデータ・キャッシュ・メモリ１と同じ
構造にする。

【００２３】上述したように、本実施例においては、デ
ータ・ライトアクセスの場合、データ・キャッシュ・メ
モリのアドレスバスと命令キャッシュ・メモリのアドレ
ス入力を接続する手段と、データ・キャッシュ・メモリ
のデータバスと命令キャッシュ・メモリのデータ入力を
接続する手段とにより、データ・ライトアドレスが命令
キャッシュ・メモリにヒットしたか否かを検知すること
ができる。

【００２４】図２は本発明の他の実施例を示すマイクロ
プロセッサのブロック図である。図２に示すように、本
実施例はマイクロプロセッサを高速化するためのパイプ
ライン構造を採用したものである。すなわち、マイクロ
プロセッサを高速化する方法の一つにパイプライン構造
化があり、これは命令をフェッチ，デコード，オペラン
ド・アクセス，実行などに分けて次々と処理し、同時に
複数の命令の処理を行うものである。この構造を採用し
た命令／データ分離独立型キャッシュ・メモリを内蔵し
たマイクロプロセッサに第一の実施例を採用すると、書
換えられる命令が書換えを実行する命令のすぐ後（もし
くは１，２命令後で１ブロック以内）にある。これは両
方の命令キャッシュ・メモリ２にヒットしている場合、
データ・ライトアクセスの前に書換えられる命令の命令
フェッチを処理してしまうことがあり、このときはプロ
グラムどおりの動作をできないことがある。そこで、本
実施例は上述した条件のときに命令フェッチアクセスを
もう一度やり直すように改良したものである。本実施例
ではこのためＣＰＵ１１にプログラム・カウンタ（Ｐ
Ｃ）２３を備え、ジェネレータ（ＧＥＮ）２０と、バッ
ファ２１，２２と、比較器（コンパレータ）１９とを前
述した一実施例の回路に追加している。

【００２５】まず、データ・ライトアクセスにおいて、
命令キャッシュ・メモリ２にデータ・ライトアドレスが
ヒットした場合、データ・ライトアドレスとプログラム
・カウンタ（ＰＣ）（現在実行中の命令のアドレスを保
持するレジスタ）２３に保持されるアドレスをコンパレ
ータ１９で比較し、 （データ・ライトアドレス）＞（現在実行中の命令のア
ドレス） で且つ （データ・ライトアドレス）−（現在実行中の命令のア
ドレス）≦（１ブロック） のとき、命令フェッチアクセスをもう一度やり直すリト
ライ信号２５をＣＰＵ１１に出力する。

【００２６】次に、データ・ライトアクセスの場合は前
述した一実施例と同様の動作を行い、命令キャッシュ・
メモリ２にデータ・ライトアドレスがヒットしたときデ
ータ・キャッシュ・メモリに書込む。このとき同時に、
バッファ２１はプログラム・カウンタ２３に保持される
現在実行中の命令のアドレスがジュネレータ２０で物理
アドレスに変換されたアドレス（キャッシュ・メモリは
物理アドレスを格納し、プログラム・カウンタは論理ア
ドレスを保持するため、比較するには変換する必要があ
る）をコンパレータ１９に接続し、バッファ２２はデー
タ・キャッシュ・メモリ入力用のアドレスバス３をコン
パレータ１９に接続する。このコンパレータ１９は物理
アドレスに変換された現在実行中の命令のアドレスとデ
ータ・キャッシュ・メモリ入力用のアドレスバス３上の
データ・ライトアドレスを比較し、 （データ・ライトアドレス）＞（現在実行中の命令のア
ドレス）で且つ （データ・ライトアドレス）−（現在実行中の命令のア
ドレス）≦（１ブロック） のとき、リトライ信号２５をＣＰＵ１１に出力する。こ
のリトライ信号により、ＣＰＵ１１は次以降の命令のフ
ェッチアクセスをもう一度やり直す。

【００２７】逆に、ミスヒットしたときは、前述した一
実施例と同様の動作を行う。また、データ・リードアク
セスと命令フェッチアクセスの場合も、前述した一実施
例の動作と同様である。

【００２８】これにより、データ・ライトアクセスの前
に書換えられる命令の命令フェッチを処理してしまう場
合でも、プログラムどおりの動作を行うことができ、ま
た命令のフェッチアクセスをもう一度やり直す場合で
も、次以降の命令はすでに命令キャッシュ・メモリ２に
登録されているので、高速に（４段パイプラインで４Ｃ
ＬＫ程度）リカバリーできる。

【００２９】

【発明の効果】以上説明したように、本発明のキャッシ
ュ・メモリ内蔵のマイクロプロセッサは、内蔵命令キャ
ッシュ・メモリにヒットしている命令を書換えたときに
命令キャッシュ・メモリを更新せず、プログラム通りの
動作ができないという従来の欠点を解決でき、データ・
ライトアドレスが命令キャッシュ・メモリにヒットした
か否かを検知し、ヒットしたときに更新できるだけでな
く、命令キャッシュ動作が有効である場合でも自己の命
令を書換えるプログラムを特別の配慮なく実行可能にな
るという効果がある。

【００３０】また、本発明は自己の命令を書換えるプロ
グラムを実行する場合、命令を書換える毎に内蔵命令キ
ャッシュ・メモリをすべてクリアするようにプログラム
をコーディングし直す方法と比較しても、プログラムを
コーディングしなおす必要が無く（０人日）、実行速度
はほぼ完全に内蔵命令キャッシュ・メモリを用いた高速
動作（データ・ライトアクセス当り１ＣＬＫの判別，書
込みの追加期間のみ）を行うことができる。これに対
し、従来のマイクロプロセッサではプログラムをコーデ
ィングしなおす必要が生じ（４００ステップ当りコーデ
ィングとデバッグで１人日）、実行速度は内蔵命令キャ
ッシュ・メモリの効果を十分発揮できない（命令を書換
える毎に命令キャッシュ・メモリのクリア）。本発明で
はかかる従来の回路を流用し、低コストで実現すること
ができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すマイクロプロセッサの
ブロック図である。

【図２】本発明の他の実施例を示すマイクロプロセッサ
のブロック図である。

【図３】従来の一例を示すマイクロプロセッサのブロッ
ク図である。

【符号の説明】

１ データ・キャッシュ・メモリ ２ インストラクション・キャッシュ・メモリ ９，１０ マルチプレクサ １１ ＣＰＵ １２ バス制御ユニット １９ コンパレータ ２０ ＧＥＮ ２１，２２ バッファ ２３ ＰＣ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 命令／データ分離独立型キャッシュ・メ
   モリを内蔵したマイクロプロセッサにおいて、データ・
   キャッシュ・メモリのアドレスバスと命令キャッシュ・
   メモリのアドレス入力を接続する第１の接続手段と、前
   記データ・キャッシュ・メモリのデータバスと前記命令
   キャッシュ・メモリのデータ入力を接続する第２の接続
   手段とを有し、データ・ライトアクセスの際に前記第１
   の接続手段は前記データ・キャッシュ・メモリの前記ア
   ドレスバスと前記命令キャッシュ・メモリの前記アドレ
   ス入力を接続し、前記第２の接続手段は前記データ・キ
   ャッシュ・メモリの前記データバスと前記命令キャッシ
   ュ・メモリの前記データ入力を接続し、データ・ライト
   アドレスが前記命令キャッシュ・メモリに登録されてい
   ることを検知したときに前記命令キャッシュ・メモリの
   データを更新することを特徴とするキャッシュメモリを
   内蔵したマイクロプロセッサ。
2. 【請求項２】 前記第１の接続手段および前記第２の接
   続手段は、それぞれマルチプレクサを用いた請求項１記
   載のキャッシュメモリを内蔵したマイクロプロセッサ。