JPS60117613A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60117613A JPS60117613A JP58225653A JP22565383A JPS60117613A JP S60117613 A JPS60117613 A JP S60117613A JP 58225653 A JP58225653 A JP 58225653A JP 22565383 A JP22565383 A JP 22565383A JP S60117613 A JPS60117613 A JP S60117613A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(11発明の技術分野
本発明は半導体装置とその製造方法、詳しくはシリコン
・オン・インシュレータ(Silicon 0nIns
ulator+以下s01と略称する)技術におい°ζ
キャンプ材をエネルギー・ビーム・アニールのときに不
純物拡散源として用いる方法に関する。
・オン・インシュレータ(Silicon 0nIns
ulator+以下s01と略称する)技術におい°ζ
キャンプ材をエネルギー・ビーム・アニールのときに不
純物拡散源として用いる方法に関する。
(2)技術の背景
底とまわりが絶縁物(二酸化シリコン、SiO+ )で
分離されたシリコン(Sol )を単結晶化して作られ
た島にトランジスタの如き素子を形成する技術が開発さ
れている。それを第1図の断面図を参照して説明すると
、シリコン基板1上に0.5μmの厚さに5i02股を
形成し、それを選択的にエツチングして5i02の絶縁
層2を作る(第1図(a))。
分離されたシリコン(Sol )を単結晶化して作られ
た島にトランジスタの如き素子を形成する技術が開発さ
れている。それを第1図の断面図を参照して説明すると
、シリコン基板1上に0.5μmの厚さに5i02股を
形成し、それを選択的にエツチングして5i02の絶縁
層2を作る(第1図(a))。
次に同図(blに示される如く全面に0.8〜1.0μ
mの1庚厚に多結晶シリコン(ポリシリコン)を成長し
てポリシリコン層3を形成する。
mの1庚厚に多結晶シリコン(ポリシリコン)を成長し
てポリシリコン層3を形成する。
次いで同図(C1に示される如く絶縁層2の作られてい
ない部分にレーザビーム4を照射するレーザアニールに
よってその部分のポリシリコンをl+’41jth;す
ると、溶融部分はシリコン基板の」l結晶を種にして図
に白地で示す如く単結晶化し、単結晶層5が作られる。
ない部分にレーザビーム4を照射するレーザアニールに
よってその部分のポリシリコンをl+’41jth;す
ると、溶融部分はシリコン基板の」l結晶を種にして図
に白地で示す如く単結晶化し、単結晶層5が作られる。
レーザビームを図に見て右に移動し、同図(dlに示さ
れる如くポリシリコン層を単結晶層5に変える。
れる如くポリシリコン層を単結晶層5に変える。
次いで選択酸化法(LOCOS法)で絶縁層2のまわり
を酸化して5iOz l”4 Gを形成すると、S i
02で底とまわりが分離された単結晶の島58が作られ
、この島5aは埋込層として利用される。
を酸化して5iOz l”4 Gを形成すると、S i
02で底とまわりが分離された単結晶の島58が作られ
、この島5aは埋込層として利用される。
前記したアニールにおいてポリシリコンI督3の上にキ
ャンプ材を被着すると、アニールの結果(ニアられる単
結晶層の表面が手用に形成され、がっ、単結晶層の縁部
分のだれが防止されることが知られている。そしてキャ
ップ材としてはレーザビームに透明な5i02などが用
いられる。
ャンプ材を被着すると、アニールの結果(ニアられる単
結晶層の表面が手用に形成され、がっ、単結晶層の縁部
分のだれが防止されることが知られている。そしてキャ
ップ材としてはレーザビームに透明な5i02などが用
いられる。
(3)発明の目的
本発明は上記した島を埋込層として用いようとすれば不
純物を高濃度に拡散しなりればならないので、前記した
キャップ材を不純物拡lf&源として用いる方法を提供
することを目的とする。
純物を高濃度に拡散しなりればならないので、前記した
キャップ材を不純物拡lf&源として用いる方法を提供
することを目的とする。
(4)発明の構成
そしてこの目的は本発明によれば、絶縁lff1上に所
定パターンの多結晶シリコンM7を形成し、その上に所
望の導電形の不純物を含むギヤ、プ材を被着する工程、
前記キャンプ材を通ずエネルー1ニー・ビーム・アニー
ルによって多結晶シリコン層を単結晶化し、111■記
ギヤツプ伺を除去する工程、および全面にシリコンをエ
ピタキシャル成長し前記単結晶化した部分の上に単結晶
エピタキシャルj−を形成する工程を含むことを特徴と
する半導体’jMjl’l。
定パターンの多結晶シリコンM7を形成し、その上に所
望の導電形の不純物を含むギヤ、プ材を被着する工程、
前記キャンプ材を通ずエネルー1ニー・ビーム・アニー
ルによって多結晶シリコン層を単結晶化し、111■記
ギヤツプ伺を除去する工程、および全面にシリコンをエ
ピタキシャル成長し前記単結晶化した部分の上に単結晶
エピタキシャルj−を形成する工程を含むことを特徴と
する半導体’jMjl’l。
の製造方法を提供することにょゲC達成される。
(5)発明の実施例
以下本発明実施例を図面によってii、f:説する。
本発明の第1実施例においては、先ず第2図(a)に示
される如く、絶縁層例えば5iO21HLLの上にポリ
シリコンを約1μmの厚さに成Inし、それを形成すべ
き素子に対応してパターニングしポリシリコン層12を
形成する。その目的はポリシリコン層12を単結晶化し
てそこに半導体素子を形成するにある。次いで全面に所
望の導電形の不純物を含む例えば燐・シリケーI・・ガ
ラス(PSG ) IIW 13をキャンプ材として設
ける。PSG膜13ば約1μmの1挨厚に例えば化学気
相成長法(CVIJ法)で成長する。
される如く、絶縁層例えば5iO21HLLの上にポリ
シリコンを約1μmの厚さに成Inし、それを形成すべ
き素子に対応してパターニングしポリシリコン層12を
形成する。その目的はポリシリコン層12を単結晶化し
てそこに半導体素子を形成するにある。次いで全面に所
望の導電形の不純物を含む例えば燐・シリケーI・・ガ
ラス(PSG ) IIW 13をキャンプ材として設
ける。PSG膜13ば約1μmの1挨厚に例えば化学気
相成長法(CVIJ法)で成長する。
次いでレーザビームでキャップ材であるl’sG ll
A13を通してポリシリコン層12をアニールし、それ
を単結晶層12aに変える。レーザビームのパワーは約
1OJ/cI112に設定する。次いでPSG膜■3を
ウォッシュアウト(wasb out)によって除去す
ると第2図(blの構造がiシ1られ、f1!結晶1#
12aはりんドープされn4′型になっている。本発明
においてはこのn+型の単結晶層12aを埋込jΔとし
て利用するものである。
A13を通してポリシリコン層12をアニールし、それ
を単結晶層12aに変える。レーザビームのパワーは約
1OJ/cI112に設定する。次いでPSG膜■3を
ウォッシュアウト(wasb out)によって除去す
ると第2図(blの構造がiシ1られ、f1!結晶1#
12aはりんドープされn4′型になっている。本発明
においてはこのn+型の単結晶層12aを埋込jΔとし
て利用するものである。
そのためには第2図(C1に示される如く全面にシリコ
ンをエピタキシャル成長すると、単結晶層12aの上に
は単結晶1關のエビタギシャルI督14aが、また5i
O2J−11の上にはポリシリコン封!1J4bが形成
される。
ンをエピタキシャル成長すると、単結晶層12aの上に
は単結晶1關のエビタギシャルI督14aが、また5i
O2J−11の上にはポリシリコン封!1J4bが形成
される。
次いで第2図Fdlに示される如くポリシリコン層41
4bをエツチングで除去し、その後に絶縁物例えば5i
02を成長して絶縁分離1丁−t15を形成する。単結
晶層12aはn+型、またエピタキシャル層11aはn
型であるので、まわりと底が絶縁物で囲まれた部分に埋
込層とエピタキシャル層とが形成されたことになる。
4bをエツチングで除去し、その後に絶縁物例えば5i
02を成長して絶縁分離1丁−t15を形成する。単結
晶層12aはn+型、またエピタキシャル層11aはn
型であるので、まわりと底が絶縁物で囲まれた部分に埋
込層とエピタキシャル層とが形成されたことになる。
最後に通常の技術によってベース領域16、エミッタ領
域17、ベース電極18、エミッタ電極19、コレクク
電極20を形成して第2図(Qlに示される1ランジス
タを作る。
域17、ベース電極18、エミッタ電極19、コレクク
電極20を形成して第2図(Qlに示される1ランジス
タを作る。
上記した方法において、キャップ材はPSGに限られる
ものでなく、その他の4;l 1!−1例えばアンチモ
ンガラスを用いても同様の結果が得られる。またエピタ
キシャルJFt14aに形成されうる素子は図ボのバイ
ポーラに限定されるものでなく、その他のMOS )ラ
ンジスクの如き素子も形成しうる。
ものでなく、その他の4;l 1!−1例えばアンチモ
ンガラスを用いても同様の結果が得られる。またエピタ
キシャルJFt14aに形成されうる素子は図ボのバイ
ポーラに限定されるものでなく、その他のMOS )ラ
ンジスクの如き素子も形成しうる。
上記第2図(alを参照して説明したポリシリコン膜1
2の形成に代えて、第3図に示される如< Si0S1
07lに凹部11aを設け、この四部をポリシリコンで
埋めてポリシリコン層22を形成してもよい。その他の
工程は上記したと全く同様に実施することができる。
2の形成に代えて、第3図に示される如< Si0S1
07lに凹部11aを設け、この四部をポリシリコンで
埋めてポリシリコン層22を形成してもよい。その他の
工程は上記したと全く同様に実施することができる。
本発明の第2実施例においては、キャップ材を被着する
前に第4図に示される如く全面に5i02層31を形成
し、それを形成さるべき不純物拡11姑η“i域に対応
して窓開きをなし、しかる後にPsi; IIQ 13
を被着し、しかる後にアニールする。この方法において
は、キャップ材であるPSG IIQ 13を通したレ
ーザアニールが終りた段階で所望の不純物拡+1.に領
域が形成されている利点がある。
前に第4図に示される如く全面に5i02層31を形成
し、それを形成さるべき不純物拡11姑η“i域に対応
して窓開きをなし、しかる後にPsi; IIQ 13
を被着し、しかる後にアニールする。この方法において
は、キャップ材であるPSG IIQ 13を通したレ
ーザアニールが終りた段階で所望の不純物拡+1.に領
域が形成されている利点がある。
上記第1、第2実施例では単結晶化のためのアニールに
レーザビームを用いたが、本発明の適用範囲はその場合
に限定されるものでなく、その他のエネルギー・ビーム
を用いる場合にも及ふものである。
レーザビームを用いたが、本発明の適用範囲はその場合
に限定されるものでなく、その他のエネルギー・ビーム
を用いる場合にも及ふものである。
なお本発明の方法は前記した如(絶縁層ずなわち5iO
z層11の上に実施しうるものであるから、図示の1層
構造の素子の場合のみならず、多層構造の半導体素子の
製造にも実施可能であるので、半導体集積回路の高築禎
化に有効である。
z層11の上に実施しうるものであるから、図示の1層
構造の素子の場合のみならず、多層構造の半導体素子の
製造にも実施可能であるので、半導体集積回路の高築禎
化に有効である。
(6)発明の効果
以」二詳細に説明した如く本発明によれば、SOI技術
を用いる半導体装置製造におい゛ζ工程数が短縮され、
また不純物拡散用の特別な熱処理を必要としないので、
半導体装置製造の歩留りと信頼性向」二に効果大である
。
を用いる半導体装置製造におい゛ζ工程数が短縮され、
また不純物拡散用の特別な熱処理を必要としないので、
半導体装置製造の歩留りと信頼性向」二に効果大である
。
第1図はS01技術を説明するためのW1面図、箕52
図は本発明の第1実施例を実施する工程にオンレノる半
導体装rti要部の断面図、第3図は第2図(i〕)の
変形例を示す断面図、第4図は本発明の第2 ’A+
hM例を示す断面図である。 11−−−5i021傅、l1a−凹部、12−ポリシ
リコン層、12a−単結晶1pi、13−キーt’7ブ
材(IISG膜) 、14a −エピタキシャル層、1
4b −ポリ シリコン層、15−絶縁分離1栢、IG−ベース領域、
17− エミ・ツク領域、18−ベース電極、19−エ
ミ・ツタ電極、20− コレクタ電橋、22− ポリシ
リコン層、3t−5iOz I錯 第1図 第2図 手続補正書(d鉛) ↑、1許庁長宮殿 l・It l′lの表出 昭(115けイ目rj’l’4イ(第’J:1.5(−
5ふ;3 補止3−1−る古 ・I(1’lとの間開 f、itj’r111費tI人
II +’li 神全1屯:、’、、Il田j11i’
iリジ;11< 1ニー1・111中1015訴地(5
22)名称富士通株式金利 4代理人fig所 神<=用県111+IA1山中1+
:l< Iニー1−111中1o+s番地(1) 本願
明細書第5頁第2行の「約10JZ兼」を「連続波レー
ザで約lOwJと補正する。 手続補正書(自発) 昭イ11 τl° 月 11 59、 ’l’1.15 2ブと明の名称 半導体装置の製造方法31市止をする
者 ・In’lとの閏fg ↑1誦出#ft人f上所 神仝
用県川崎1)川り1:11×LII−111中1015
ffi地(522)名(ろ、富士通株式会社 4 代 理 人 f、]−所 神≦そ川県川崎山中11
;lメI小Ill中1015番地富士通株式会社内 (1) 本願明細書の特許請求の範囲を次のとおり補正
する。 工程と、 方法0」
図は本発明の第1実施例を実施する工程にオンレノる半
導体装rti要部の断面図、第3図は第2図(i〕)の
変形例を示す断面図、第4図は本発明の第2 ’A+
hM例を示す断面図である。 11−−−5i021傅、l1a−凹部、12−ポリシ
リコン層、12a−単結晶1pi、13−キーt’7ブ
材(IISG膜) 、14a −エピタキシャル層、1
4b −ポリ シリコン層、15−絶縁分離1栢、IG−ベース領域、
17− エミ・ツク領域、18−ベース電極、19−エ
ミ・ツタ電極、20− コレクタ電橋、22− ポリシ
リコン層、3t−5iOz I錯 第1図 第2図 手続補正書(d鉛) ↑、1許庁長宮殿 l・It l′lの表出 昭(115けイ目rj’l’4イ(第’J:1.5(−
5ふ;3 補止3−1−る古 ・I(1’lとの間開 f、itj’r111費tI人
II +’li 神全1屯:、’、、Il田j11i’
iリジ;11< 1ニー1・111中1015訴地(5
22)名称富士通株式金利 4代理人fig所 神<=用県111+IA1山中1+
:l< Iニー1−111中1o+s番地(1) 本願
明細書第5頁第2行の「約10JZ兼」を「連続波レー
ザで約lOwJと補正する。 手続補正書(自発) 昭イ11 τl° 月 11 59、 ’l’1.15 2ブと明の名称 半導体装置の製造方法31市止をする
者 ・In’lとの閏fg ↑1誦出#ft人f上所 神仝
用県川崎1)川り1:11×LII−111中1015
ffi地(522)名(ろ、富士通株式会社 4 代 理 人 f、]−所 神≦そ川県川崎山中11
;lメI小Ill中1015番地富士通株式会社内 (1) 本願明細書の特許請求の範囲を次のとおり補正
する。 工程と、 方法0」
Claims (1)
- 絶縁層上に所定パターンの多結晶シリコン層を形成し、
その上に所望の導電形の不純物を含むキャンプ材を被着
する工程、前記キャップ材を通すエネルギー・ビーム・
アニールによって多結晶シリコン層を単結晶化し、前記
キャンプ材を除去する工程、および全面にシリコンをエ
ピタキシャル成長し前記単結晶化した部分の上に単結晶
エピタキシャル層を形成する工程を含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58225653A JPS60117613A (ja) | 1983-11-30 | 1983-11-30 | 半導体装置の製造方法 |
KR1019840006845A KR900001266B1 (ko) | 1983-11-30 | 1984-11-01 | Soi형 반도체장치 제조방법 |
US06/674,831 US4584025A (en) | 1983-11-30 | 1984-11-26 | Process for fabricating a semiconductor on insulator semiconductor device |
EP84308284A EP0145415B1 (en) | 1983-11-30 | 1984-11-29 | Process for fabricating a soi type semiconductor device |
DE8484308284T DE3482077D1 (de) | 1983-11-30 | 1984-11-29 | Verfahren zur herstellung einer halbleiteranordnung vom soi-typ. |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58225653A JPS60117613A (ja) | 1983-11-30 | 1983-11-30 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60117613A true JPS60117613A (ja) | 1985-06-25 |
Family
ID=16832661
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58225653A Pending JPS60117613A (ja) | 1983-11-30 | 1983-11-30 | 半導体装置の製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4584025A (ja) |
EP (1) | EP0145415B1 (ja) |
JP (1) | JPS60117613A (ja) |
KR (1) | KR900001266B1 (ja) |
DE (1) | DE3482077D1 (ja) |
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1983
- 1983-11-30 JP JP58225653A patent/JPS60117613A/ja active Pending
-
1984
- 1984-11-01 KR KR1019840006845A patent/KR900001266B1/ko not_active IP Right Cessation
- 1984-11-26 US US06/674,831 patent/US4584025A/en not_active Expired - Fee Related
- 1984-11-29 DE DE8484308284T patent/DE3482077D1/de not_active Expired - Fee Related
- 1984-11-29 EP EP84308284A patent/EP0145415B1/en not_active Expired - Lifetime
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KR900001266B1 (ko) | 1990-03-05 |
DE3482077D1 (de) | 1990-05-31 |
EP0145415A3 (en) | 1987-08-19 |
KR850004169A (ko) | 1985-07-01 |
EP0145415A2 (en) | 1985-06-19 |
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