JPH0147897B2 - - Google Patents

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JPH0147897B2
JPH0147897B2 JP21209981A JP21209981A JPH0147897B2 JP H0147897 B2 JPH0147897 B2 JP H0147897B2 JP 21209981 A JP21209981 A JP 21209981A JP 21209981 A JP21209981 A JP 21209981A JP H0147897 B2 JPH0147897 B2 JP H0147897B2
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JP
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silicon
silicon layer
layer
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polycrystalline
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JP21209981A
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Junji Sakurai
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Fujitsu Ltd
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Fujitsu Ltd
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688Integrated circuits having a three-dimensional layout

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
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  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Recrystallisation Techniques (AREA)

Description

【発明の詳細な説明】 本発明は、立体的構造を有する半導体装置を製
造するのに好適な方法に関する。
近年、多結晶或いは非晶質のシリコンにレー
ザ・ビームを照射してアニールを行ない該シリコ
ンを単結晶化する技術が開発され、これに依ると
絶縁物上に単結晶シリコン層を得ることができる
ので、所謂SOS(silicon on saphire)構造と類
似の構造が安価に得られること、単結晶シリコン
層を絶縁層を介して多層に形成して装置を立体的
に構成できることなど多くの利点があるとされて
いる。
ところで、前記のように半導体装置を立体的に
構成するには単結晶シリコン層を介して多層に形
成し、それ等の単結晶シリコン層をビア・ホール
(via hole)を通して電気的に結合しなければら
ない。この実例が第1図に表わされている。
第1図は従来技術を説明する為の半導体装置の
要部断面図である。
図に於いて、1は基板、2は二酸化シリコン絶
縁体、3は第1層目単結晶シリコン層、3Aは二
酸化シリコン絶縁領域、4は第1層目二酸化シリ
コン絶縁縁層、4Aはビア・ホール、5はn+
シリコン、6は第2層目単結晶シリコン層、6A
は拡散領域をそれぞれ示す。
図から明らかなように、第1層目単結晶シリコ
ン層3と第2層目単結晶シリコン層6とは第1層
目二酸化シリコン絶縁層4に形成されたビア・ホ
ール4Aに充填されたn+型シリコン5に依つて
結合されている。尚、n+型シリコン5としては、
通常、多結晶シリコンを使用しているが、このよ
うなシリコンに代えて金属シリサイドも使用され
ている。
ところで、前記のように、ビア・ホール4Aを
n+型シリコン5で充填した後、第2層目多結晶
シリコン層6を形成するには、先ず、例えば
CVD法にて多結晶シリコン層を形成し、それに
レーザ・ビームなどのエネルギ線を照射してアニ
ーリングを行なうことに依り単結晶化するもので
あるが、その際、ビア・ホール4A内のn+型シ
リコン5も溶融することになるので、そこに含有
されているn型不純物が第2層目単結晶化シリコ
ン層6内に拡散され領域6Aが形成されてしま
う。尚、液状シリコン中での不純物拡散速度は固
体中のそれに比較して著しく速い。
このような不所望の拡散が行なわれ、しかも、
その拡散は非制御状態の下でなされるものである
から、どの程度に広がつているのか予測すること
もできず、第2層目単結晶シリコン層6に素子を
形成する際に大きな障害になる。これは、ビア・
ホール4Aに金属シリサイドを充填した場合にも
金属が第2層目単結晶シリコン層6中に拡散され
るので同様な欠点を生ずる。
本発明は、多層の単結晶シリコン層に素子を形
成した立体構造の半導体装置を製造する際にビ
ア・ホールに充填された材料の含有物質が前記単
結晶シリコン層中に不所望に拡散されることを防
止し、特性良好な半導体装置を得られるようにす
るもので、以下これを詳細に説明する。
第2図は本発明一実施例を説明する為の工程要
所に於ける半導体装置の要部断面図であり、第1
図に関して説明した部分と同部分を同記号で指示
してある。
本実施例では、第1層目二酸化シリコン絶縁層
4にビア・ホール4Aを形成し、次に、例えば化
学気相堆積法にて不純物含有多結晶シリコン層を
形成し、次に、ビア・ホール4A内に充填された
n+型シリコン5を残して他を全てエツチングす
ることに依り除去し、次に、n+型シリコン5の
表面に例えば熱酸化法にて二酸化シリコン膜7を
形成し、次に、再び化学気相堆積法にて多結晶シ
リコン層を成長させ、これにレーザ・ビームを照
射してアニールすることに依り単結晶シリコン層
6とするものである。
このようにすると、n+型シリコン5は二酸化
シリコン膜7で覆われているので、レーザ・ビー
ムのアニールを行なつてもn型不純物が単結晶シ
リコン層6中に拡散されることはない。尚、二酸
化シリコン膜7は熱酸化法でなく、化学気相堆積
法にて形成することができ、また、窒化シリコン
膜で代替しても良い。
さて、この後、素子の形成には種々の技法を採
ることができ、その一例を第3図について説明す
る。
第3図に於いて、第2層目単結晶シリコン層6
をパターニングしてメサ部を形成する。尚、単結
晶シリコン層6は適当な段階、例えばレーザ・ア
ニール時にp型化されているものとする。
熱酸化法にて薄い二酸化シリコン絶縁膜を形成
し、次に、化学気相堆積法にて多結晶シリコン膜
を形成する。
フオト・リソグラフイ技術にて前記多結晶シリ
コン膜をパターニングしてシリコンン・ゲート電
極8を形成し、それをマスクにして前記薄い二酸
化シリコン膜のパターニングを行ないゲート絶縁
膜9を形成する。尚、この際同時に二酸化シリコ
ン膜7を除去し、多結晶シリコン5の表面を露出
する。
適宜の技法、例えばイオン注入法、気相拡散法
などに依りn型不純物の導入を行ない、ソース領
域いはドレイン領域となるn+型領域10,11
を形成する。
通常の技法にて、アルミニウムなどの金属電極
12,13を形成する。尚、電極12は領域10
と多結晶シリコン5を結んでいる。
第4図は素子形成する場合の他の実施例を表わ
すものであり、第3図に関して説明した部分と同
部分は同記号で指示してある。
この実施例では、電界効果トランジスタ部分を
メサ状にしていない。従つて、第2図に見られる
二酸化シリコン膜7を除去する為には第2層目単
結晶シリコン層6に窓を形成し、それを介して行
なわなければならない。そして、二酸化シリコン
膜7の除去が終つた後、窓には多結晶シリコン1
2を充填しておくものとする。
以上の説明で判るように、本発明に依れば、絶
縁層に形成されたビア・ホールを導電性材料で埋
め、それ等の上に多結晶或いは非晶質のシリコン
層を形成し、そのシリコン層にレーザ・ビームを
照射して単結晶化するに際し、前記導電材料表面
を該材料の含有物質が外方拡散を防止する被膜で
覆つてあるので、単結晶化されたシリコン層中に
不所望の物質が拡散されることは皆無であり、従
つて、該シリコン層には設計通りの素子を再現性
良く作り込むことができる。
【図面の簡単な説明】
第1図は従来技術を説明する為の半導体装置の
要部断面図、第2図乃至第4図は本発明を説明す
る為の半導体装置の要部断面図である。 図に於いて、1は基板、2は絶縁体、3は第1
層目単結晶シリコン層、3Aは絶縁領域、4は第
1層目二酸化シリコン絶縁領域、5は多結晶シリ
コン、6は第2層目単結晶シリコン層、7は二酸
化シリコン膜である。

Claims (1)

    【特許請求の範囲】
  1. 1 下地である単結晶シリコン層上にビア・ホー
    ルを有する絶縁層を形成し、次に、該ビア・ホー
    ルを導電材料で埋め、次に、該導電材料の表面を
    該導電材料の外方拡散防止被膜で覆い、次に、多
    結晶或いは非晶質のシリコン層を形成し、次に、
    該シリコン層にレーザ・ビームを照射して単結晶
    化する工程が含まれてなることを特徴とする半導
    体装置の製造方法。
JP21209981A 1981-12-30 1981-12-30 半導体装置の製造方法 Granted JPS58116764A (ja)

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