JPS60110132A - 半導体集積回路ウェハ - Google Patents
半導体集積回路ウェハInfo
- Publication number
- JPS60110132A JPS60110132A JP21827883A JP21827883A JPS60110132A JP S60110132 A JPS60110132 A JP S60110132A JP 21827883 A JP21827883 A JP 21827883A JP 21827883 A JP21827883 A JP 21827883A JP S60110132 A JPS60110132 A JP S60110132A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- pad
- product
- monitor
- wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈技術分野〉
木発ＩＪ１は製品としての機能を持つ製品チップととも
ｅζ、ウェハの各種特性を測定するだめのモニタチップ
を形ｌ戊して成る半４メ体集槓回路ウェハに関Ｌ１特に
ウェハゾロ−バーとテスターを用いてウェハ内の製品チ
ップの機能試験とモニタチップによるウニ・・特性を測
定するクエー・テスト工程において、順次製品チップの
機能試験を実旌しながらモニタチップを識別し、該モニ
タチップを識別したときは直ちに該チップの各種バラメ
ークの測定を行なえるようにした半導体集積回路ウェハ
に関するものでるる。
ｅζ、ウェハの各種特性を測定するだめのモニタチップ
を形ｌ戊して成る半４メ体集槓回路ウェハに関Ｌ１特に
ウェハゾロ−バーとテスターを用いてウェハ内の製品チ
ップの機能試験とモニタチップによるウニ・・特性を測
定するクエー・テスト工程において、順次製品チップの
機能試験を実旌しながらモニタチップを識別し、該モニ
タチップを識別したときは直ちに該チップの各種バラメ
ークの測定を行なえるようにした半導体集積回路ウェハ
に関するものでるる。
〈従来技術〉
半導体集積回路のウェハテスト工程では製品チップのａ
能試験と同様に重要な試験走してウェノ・特性の測定が
るる。
能試験と同様に重要な試験走してウェノ・特性の測定が
るる。
ウェハ特性はウニＩ・の製造工程中に発生する種種の要
因により各ウェハ毎に異なるもので、測定された特性デ
ータは歩留りの向上のため機能試験の歩留りデータと共
に常にウェハの製造工程ヘフィードパソクされる。仁の
ウェハの特性データは製品チップの形成上同時にウェハ
内に数個形成したモニタチップを測定することにより得
られる。
因により各ウェハ毎に異なるもので、測定された特性デ
ータは歩留りの向上のため機能試験の歩留りデータと共
に常にウェハの製造工程ヘフィードパソクされる。仁の
ウェハの特性データは製品チップの形成上同時にウェハ
内に数個形成したモニタチップを測定することにより得
られる。
第１図はウェハ内のモニタチップｌと製品チップ２の様
子を示すものであり、特に七二クチツブＩにはパラメー
タ測定用としての素子が故百個程しか入っていないので
、製品チップ２に較べてチツブサイズか著しく小さくな
っている。なお、３はスクライブライン、４はチッゾ＠
Ｊ−イズの差によるスペースを示す。
子を示すものであり、特に七二クチツブＩにはパラメー
タ測定用としての素子が故百個程しか入っていないので
、製品チップ２に較べてチツブサイズか著しく小さくな
っている。なお、３はスクライブライン、４はチッゾ＠
Ｊ−イズの差によるスペースを示す。
従来、このような半４７体集槓回路ウェノ・のテストラ
インでは、才ず特性測定工程にて専用のプロー／マによ
りモニタチップ１の各種パラメータを測定−し、次に機
能試験工程にてこれも専用のプローバにより製品チップ
２の機能試験が行なわれる。
インでは、才ず特性測定工程にて専用のプロー／マによ
りモニタチップ１の各種パラメータを測定−し、次に機
能試験工程にてこれも専用のプローバにより製品チップ
２の機能試験が行なわれる。
このように従来２つのテスト工程が必要なのはモ＝ り
−／−ツブ１と製品チップ２のチップサイズが異なり、
バンドの配置が大きく相異するために同じウェハプロー
バーを使用することが出来ない為である。このだめ従来
はどうしてもテスト工程が長くなり、効率的にウェハの
テストを行なうことが出来なかった。
−／−ツブ１と製品チップ２のチップサイズが異なり、
バンドの配置が大きく相異するために同じウェハプロー
バーを使用することが出来ない為である。このだめ従来
はどうしてもテスト工程が長くなり、効率的にウェハの
テストを行なうことが出来なかった。
＜１ｊ 的〉
不発り−ｊはかかる従来の問題点に鑑みて成されたもの
で、その目的とするところは、モニタチップに製品チッ
プと識別し得る識別手段を設けるとともに、該モニタチ
ップのパッド配置を製品チップ土で製品チップの機能試
験を行ないながら、モニタチップによるウェハの各種特
性も測定しｊ；するウェハテストにたいへん有利な半導
体集積回路ウェハの提供にある。
で、その目的とするところは、モニタチップに製品チッ
プと識別し得る識別手段を設けるとともに、該モニタチ
ップのパッド配置を製品チップ土で製品チップの機能試
験を行ないながら、モニタチップによるウェハの各種特
性も測定しｊ；するウェハテストにたいへん有利な半導
体集積回路ウェハの提供にある。
〈実施例〉
以下図にもとついて不発１ｌｌｊを詳細に説１１１Ｊ−
ｒる。
ｒる。
第２図は不発りＪに係るソ１４桿体集槓回路ウェハの要
部拡大図である。
部拡大図である。
図において、２１は製品チップ、２２は該製品チップの
パッド、２３は各チップを分割するためのスクライブラ
インである。
パッド、２３は各チップを分割するためのスクライブラ
インである。
２４はモニタチップ、２５は該モニタチップ本来のパッ
ドである。このバッド２５の周囲には図示の如く上記製
品チップ２１のバッド２２と同じ配置関係の今一つのパ
ッド２６が形成されていて、これらの各バッド２６はＡ
ｔ線２７によりモニタチップ本来のパッド２５に適宜接
続されている。
ドである。このバッド２５の周囲には図示の如く上記製
品チップ２１のバッド２２と同じ配置関係の今一つのパ
ッド２６が形成されていて、これらの各バッド２６はＡ
ｔ線２７によりモニタチップ本来のパッド２５に適宜接
続されている。
更に、このモニタチップ２４には第３図（イλ〜に）に
示すような識別手段、すなわちウェハ中のチップ群の中
からモニタチップを識別する回路が施されている。ちな
みに、同図（イ）はＮ Ａ Ｎ Ｄ回路２７を図示の如
くバッド２６に接続し、ライン２８を識別回路の電諒ラ
イン、ライン２９を同接地ラインとしたものである。特
にこのＮＡＮＤ回路２７を接続するパッドは製品チップ
２１の対応のノくソドがＮ Ａ Ｎ Ｄ ｄＪ）Ｊ作し
ないものが選ばれるのは言う−までもない。この回路は
簡単な構成ながらチップ群の中からモニタチップ２４を
正確に識別できるという４．１徴がある。また同図（ロ
）はインノく−タ回路３０全１−０述のＮＡＮＤ回路同
様に接続したものである。
示すような識別手段、すなわちウェハ中のチップ群の中
からモニタチップを識別する回路が施されている。ちな
みに、同図（イ）はＮ Ａ Ｎ Ｄ回路２７を図示の如
くバッド２６に接続し、ライン２８を識別回路の電諒ラ
イン、ライン２９を同接地ラインとしたものである。特
にこのＮＡＮＤ回路２７を接続するパッドは製品チップ
２１の対応のノくソドがＮ Ａ Ｎ Ｄ ｄＪ）Ｊ作し
ないものが選ばれるのは言う−までもない。この回路は
簡単な構成ながらチップ群の中からモニタチップ２４を
正確に識別できるという４．１徴がある。また同図（ロ
）はインノく−タ回路３０全１−０述のＮＡＮＤ回路同
様に接続したものである。
史に、同図（ハ）及び（→は図示の如くバッド２６の”
’ｌＸをＡｔ島１３１〜３４により製品チップ２１の／
・ソド配保に見られないような配線にしだ例であり、ｌ
ｊｉｊ−ｇはパッド２６ａ−２６１）聞及び２６Ｃ−２
６ｄ間がオープンのとき、捷だ後者は２６ｅ−２６ｆ間
及び２６ ｇ ２６１１間がオープンのときそれぞれモ
ニタチップでるると識別できるように成っている。この
方法はＡｔ配線されないノクツド２６の歌が少ない場合
に有効であり、さらに簡単かつ安価に出来るという利点
がある。
’ｌＸをＡｔ島１３１〜３４により製品チップ２１の／
・ソド配保に見られないような配線にしだ例であり、ｌ
ｊｉｊ−ｇはパッド２６ａ−２６１）聞及び２６Ｃ−２
６ｄ間がオープンのとき、捷だ後者は２６ｅ−２６ｆ間
及び２６ ｇ ２６１１間がオープンのときそれぞれモ
ニタチップでるると識別できるように成っている。この
方法はＡｔ配線されないノクツド２６の歌が少ない場合
に有効であり、さらに簡単かつ安価に出来るという利点
がある。
このように１１に成した半導体集積回路ウェー・ではウ
ェハテスト工程において次のように各チップのテストチ
ェックをイｊなうことが出来る。
ェハテスト工程において次のように各チップのテストチ
ェックをイｊなうことが出来る。
すなワチ、第４図のフローチャー１・で示す様に、ウェ
ハの中のテストすべきチップがモニタチップであるか、
又は製品チップであるかを）（１１定し、モニタチップ
であれば特性測定を行ない測定データをフィードバンク
する。一方、製品チップであればそのチップの機能試験
を行ない、不合格のものは不良品マーク打ちを実行し、
試験データをフィードバックする。
ハの中のテストすべきチップがモニタチップであるか、
又は製品チップであるかを）（１１定し、モニタチップ
であれば特性測定を行ない測定データをフィードバンク
する。一方、製品チップであればそのチップの機能試験
を行ない、不合格のものは不良品マーク打ちを実行し、
試験データをフィードバックする。
ここで、モニタチップ２４は本来のバッド２５の他に製
品チップ２１のバッド２２と同様に配置した今一つのパ
ッド２６を有し、１１このバッド２６には上述した識別
回路を接続しているから、同一テストラインに於て製品
チップ２１Ｌモニクチソプ２４を識別しながら、ｉａ能
試験とウェハの特性測定を行なうことが出来る。
品チップ２１のバッド２２と同様に配置した今一つのパ
ッド２６を有し、１１このバッド２６には上述した識別
回路を接続しているから、同一テストラインに於て製品
チップ２１Ｌモニクチソプ２４を識別しながら、ｉａ能
試験とウェハの特性測定を行なうことが出来る。
なお、モニタチップ２４のバンド２５（！：パッド２６
をＡ１８Ｍ２７にて接続する方法は、製品チップ２１か
他のチップに変わった場合にモニタチップ本来のパッド
２５のレイアウトには何変更を加えることなく、単にパ
ッド２６の配置とＡｔ線２７による上記パッド２５の接
続間係を変更するたけて対応できるのでたいへん便利で
ある。
をＡ１８Ｍ２７にて接続する方法は、製品チップ２１か
他のチップに変わった場合にモニタチップ本来のパッド
２５のレイアウトには何変更を加えることなく、単にパ
ッド２６の配置とＡｔ線２７による上記パッド２５の接
続間係を変更するたけて対応できるのでたいへん便利で
ある。
く効 果〉
以上の様に不発り］の半コ０体集積回路ウェハは、モニ
タチップに製品チップと識別し得る手段を設けるとトモ
に、該モニタチップのパッド配置を上記製品チップのパ
ッド配置さ同一にしたから、同一デストラインにおいて
、製品チップの機能試験ヲ行ないながら、モニタチップ
によるウェハの各種特性もｎ＋す定する仁とができ、テ
スト工程の短縮による効率的なウェハのテストを行なう
ことができる。
タチップに製品チップと識別し得る手段を設けるとトモ
に、該モニタチップのパッド配置を上記製品チップのパ
ッド配置さ同一にしたから、同一デストラインにおいて
、製品チップの機能試験ヲ行ないながら、モニタチップ
によるウェハの各種特性もｎ＋す定する仁とができ、テ
スト工程の短縮による効率的なウェハのテストを行なう
ことができる。
第１悶は半導体集積回路ウニ・・の製品チップとモニタ
チップの様子を示す図、第２図は本発明に係るウニへの
要部拡大図、第３図（イ）〜に）は識別回路例を示す図
、第４図はウェハのテスト工程例を示す図である。 ２Ｉは製品チップ、２２，２５．２６はバンド、２３は
スクライプライへ ２４はモニタチップ。 代理人 弁理士 福 士 愛 彦（他２名）第２図 （イ） ｃ口） （／＼） （ニ） 第３図 第４図
チップの様子を示す図、第２図は本発明に係るウニへの
要部拡大図、第３図（イ）〜に）は識別回路例を示す図
、第４図はウェハのテスト工程例を示す図である。 ２Ｉは製品チップ、２２，２５．２６はバンド、２３は
スクライプライへ ２４はモニタチップ。 代理人 弁理士 福 士 愛 彦（他２名）第２図 （イ） ｃ口） （／＼） （ニ） 第３図 第４図
Claims (1)
- １、 製品としての機能を持つ製品チップとともに、ウ
ェハの各種特性を測定するだめのモニタチップを形成し
て成る゛１′−桿体集槓回路ウエバに於て、上記モニタ
チップに上記製品チップと識別しイ１する識別手段を設
けるとともに、該モニタチップのパッド配置を上記製品
チップのパッド配置と同一にしたことを特徴とする半導
体集積回路ウェハ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21827883A JPS60110132A (ja) | 1983-11-18 | 1983-11-18 | 半導体集積回路ウェハ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21827883A JPS60110132A (ja) | 1983-11-18 | 1983-11-18 | 半導体集積回路ウェハ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60110132A true JPS60110132A (ja) | 1985-06-15 |
Family
ID=16717350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21827883A Pending JPS60110132A (ja) | 1983-11-18 | 1983-11-18 | 半導体集積回路ウェハ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60110132A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0860872A1 (fr) * | 1997-02-19 | 1998-08-26 | EM Microelectronic-Marin SA | Plaquette à gravure comprenant des circuits optoélectroniques et des circuits de test, et procédé de vérification de cette plaquette |
| US5949129A (en) * | 1997-02-17 | 1999-09-07 | Em Microelectronic-Marin Sa | Wafer comprising optoelectronic circuits and method of verifying this wafer |
-
1983
- 1983-11-18 JP JP21827883A patent/JPS60110132A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5949129A (en) * | 1997-02-17 | 1999-09-07 | Em Microelectronic-Marin Sa | Wafer comprising optoelectronic circuits and method of verifying this wafer |
| EP0860872A1 (fr) * | 1997-02-19 | 1998-08-26 | EM Microelectronic-Marin SA | Plaquette à gravure comprenant des circuits optoélectroniques et des circuits de test, et procédé de vérification de cette plaquette |
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