JPH02251162A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH02251162A JPH02251162A JP1072529A JP7252989A JPH02251162A JP H02251162 A JPH02251162 A JP H02251162A JP 1072529 A JP1072529 A JP 1072529A JP 7252989 A JP7252989 A JP 7252989A JP H02251162 A JPH02251162 A JP H02251162A
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- JP
- Japan
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- pads
- test
- probe card
- pad
- resistance
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関する。
従来、半導体集積回路の製造においては、半導体ウェー
ハに回路素子が形成されている状態で各チップ領域の良
否をチエツクする、試験（以下これをウェーハテストと
称する）か行われる。
ハに回路素子が形成されている状態で各チップ領域の良
否をチエツクする、試験（以下これをウェーハテストと
称する）か行われる。
第２図は従来の半導体チップ領域の一例の法面模式図で
ある。
ある。
半導体ウェーハには、後てチップに切断されるチップ領
域が多数形成されるか、図にはその一つの領域を示す。
域が多数形成されるか、図にはその一つの領域を示す。
各半導体チップ領域１００には内部に形成されている集
積回路へ電力を供給するための電源用パッド１〜４、Ｉ
Ｃテスターからの入力信号を集積回路へ印加するための
入力パッド、集積回路の出力信号をＩＣテスタへ供給す
るだめの出力パッド及び出力パッドの両方の機能を持つ
入出力パッド５が形成されている。
積回路へ電力を供給するための電源用パッド１〜４、Ｉ
Ｃテスターからの入力信号を集積回路へ印加するための
入力パッド、集積回路の出力信号をＩＣテスタへ供給す
るだめの出力パッド及び出力パッドの両方の機能を持つ
入出力パッド５が形成されている。
上述した従来の半導体チップでは、ウェーハテスト時に
電源用パッド１〜４、入出力パット５ヘブローブカード
に設置された金属針を用いて電源電圧及び入力信号かＩ
Ｃテスターから印加され、出力信号が金属針を通してＩ
Ｃテスターへ導かれる。この時、ブローフカ−１への金
属針と各パッドとの間には接触抵抗が存在する。
電源用パッド１〜４、入出力パット５ヘブローブカード
に設置された金属針を用いて電源電圧及び入力信号かＩ
Ｃテスターから印加され、出力信号が金属針を通してＩ
Ｃテスターへ導かれる。この時、ブローフカ−１への金
属針と各パッドとの間には接触抵抗が存在する。
しかしながら、この接触抵抗値は針圧（オーバードライ
ブ量）、プローブカードの針先の磨耗、汚れ等により大
きく変化する。一般に、電源パラ１〜１〜４に関しては
接触抵抗による電位降下を防ぐために、電圧を印加する
パッド（以下フォースパッドと称する）以外にその電位
をモニターするパッド（以下センスパッドと称する）を
設け、接触抵抗の影響を少なくする工夫がなされている
か、入出力信号パッド５に関してはこのような対策はな
されていなかった。黄って、入力あるいは出力に多くの
電流を印加して測定する場合には、この接触抵抗を無視
することができず、正確な特性の測定の障害となってい
た。つまり、ウェーハテスト時に、次工程へ不良品を流
さないために高精度て測定を実施しようとすると、ブロ
ービング時の側圧、プローブカード針の高さのばらつき
、針先の汚れ等による接触抵抗の増大により本来良品で
あるチップを不良としてしまうことによる歩留り低下を
招き、また逆に接触抵抗の増大をあらかしめ考虜゛シ、
判定規格を設定すると次工程へ不良品を持ち込んでしま
うという欠点かある。
ブ量）、プローブカードの針先の磨耗、汚れ等により大
きく変化する。一般に、電源パラ１〜１〜４に関しては
接触抵抗による電位降下を防ぐために、電圧を印加する
パッド（以下フォースパッドと称する）以外にその電位
をモニターするパッド（以下センスパッドと称する）を
設け、接触抵抗の影響を少なくする工夫がなされている
か、入出力信号パッド５に関してはこのような対策はな
されていなかった。黄って、入力あるいは出力に多くの
電流を印加して測定する場合には、この接触抵抗を無視
することができず、正確な特性の測定の障害となってい
た。つまり、ウェーハテスト時に、次工程へ不良品を流
さないために高精度て測定を実施しようとすると、ブロ
ービング時の側圧、プローブカード針の高さのばらつき
、針先の汚れ等による接触抵抗の増大により本来良品で
あるチップを不良としてしまうことによる歩留り低下を
招き、また逆に接触抵抗の増大をあらかしめ考虜゛シ、
判定規格を設定すると次工程へ不良品を持ち込んでしま
うという欠点かある。
本発明は、半導体チップ内に形成された回路素子の周辺
に隣接して配置された複数の入出力用パッドと電源電圧
供給用パッドとを有する２Ｖ導体集積回路において、前
記回路素子とは分離されか−）互いに電気的に接続され
たバラ１〜対を含むことを特徴とする。
に隣接して配置された複数の入出力用パッドと電源電圧
供給用パッドとを有する２Ｖ導体集積回路において、前
記回路素子とは分離されか−）互いに電気的に接続され
たバラ１〜対を含むことを特徴とする。
第１図は本発明の一実施例の”Ｆ面模式ｒ２１である。
図において、１〜４は電源′上圧供給用パッド、５は入
出力信号パッド、６〜２１はプローブカード針とブロー
ビングパッドとの接続抵抗をモニターするバンドを示す
。モニター用バッ１へは（ニ）と７．８と９・・・・・
２０と２１というように二つ一組の対になってそれぞれ
配線２２〜２９により接続されている。また、これらの
パッドは、半導ｆ水チップ内に形成されている集積回路
の内部機能かあは完全に分離されている。
出力信号パッド、６〜２１はプローブカード針とブロー
ビングパッドとの接続抵抗をモニターするバンドを示す
。モニター用バッ１へは（ニ）と７．８と９・・・・・
２０と２１というように二つ一組の対になってそれぞれ
配線２２〜２９により接続されている。また、これらの
パッドは、半導ｆ水チップ内に形成されている集積回路
の内部機能かあは完全に分離されている。
次に、本実施例におけるパッド対の使用方法について説
明する。
明する。
ウェーハテストにおいて、まずチップの機能試験の前に
、パッド６から７（あるいは７から６）へある一定の電
流を流し、この時のパッド６．７間の電圧を測定する。
、パッド６から７（あるいは７から６）へある一定の電
流を流し、この時のパッド６．７間の電圧を測定する。
測定した電圧値と印加した電流値よりパッド６，７間の
抵抗値を求める。同様にしてパッド８−９．１０−１１
．１２−１３１４−１５．１．６−１７．１８−１９
２０２１間の抵抗値を求める。このようにして求めた抵
抗値があらかじめ設定した値以下の場合に始めて機能試
験を行うようにウェーハテストプログラムを作成してお
く。また、この試験が連続して数チップ不良となった場
合、ＩＣテスターを停止させるようにあらかじめ設定し
ておくことによりプローブカードの異常（針先のよごれ
、針の高さのばらつき）、またはオーバードライブ量の
設定異常を（たとえウェーハデス１〜中に発生しても）
すぐに発見できるため良品チップを不良と判定する可能
性か減少する。
抵抗値を求める。同様にしてパッド８−９．１０−１１
．１２−１３１４−１５．１．６−１７．１８−１９
２０２１間の抵抗値を求める。このようにして求めた抵
抗値があらかじめ設定した値以下の場合に始めて機能試
験を行うようにウェーハテストプログラムを作成してお
く。また、この試験が連続して数チップ不良となった場
合、ＩＣテスターを停止させるようにあらかじめ設定し
ておくことによりプローブカードの異常（針先のよごれ
、針の高さのばらつき）、またはオーバードライブ量の
設定異常を（たとえウェーハデス１〜中に発生しても）
すぐに発見できるため良品チップを不良と判定する可能
性か減少する。
また、接触抵抗値がテスト規格以下で実際にチップの機
能試験を開始した場合、特に出力バラＩ・へ電流を印加
あるいは引き出してその電圧値を測定するような場合に
は、あらかじめ測定した接触抵抗を加味したテスト規格
を設定することにより真の半導体チップの試験が可能と
なる。従って、従来のように、あらかじめ接触抵抗値の
変動を予測して緩和したテスト規格を設定する必要かな
いため、次工程へ不良品を流してしまう確率か減少する
。
能試験を開始した場合、特に出力バラＩ・へ電流を印加
あるいは引き出してその電圧値を測定するような場合に
は、あらかじめ測定した接触抵抗を加味したテスト規格
を設定することにより真の半導体チップの試験が可能と
なる。従って、従来のように、あらかじめ接触抵抗値の
変動を予測して緩和したテスト規格を設定する必要かな
いため、次工程へ不良品を流してしまう確率か減少する
。
また、ゲートアレイの、ようにセミカスタムＬＳＩにお
いては、電源にもまた入出力にも使用しないパッドを用
いて接触抵抗測定パッド対梧成することが容易に実現で
きる。
いては、電源にもまた入出力にも使用しないパッドを用
いて接触抵抗測定パッド対梧成することが容易に実現で
きる。
上記実施例では接触抵抗測定用バンドを電源用パッドと
は別に設けたが、接触抵抗測定用パッド対の一方に電源
パッドを使用することにより、この測定のために専用す
るバラ１〜数を減らずことかできる。
は別に設けたが、接触抵抗測定用パッド対の一方に電源
パッドを使用することにより、この測定のために専用す
るバラ１〜数を減らずことかできる。
以上説明したように、本発明は、半導体チップ内に電源
及び入出力パッドとは別に、ブローフカート針とパラ１
〜との接触抵抗を測定するための専用パラ１〜対を配置
することにより、ブローフカード針の異常（針先グ〕よ
ごれ、針の高さの不均一）、プローブカニ１・の傾き、
オーバードライブ量の設定ミスを素早く発見てきるため
、ウェーハテスト時の歩留り低下を未然に防止すること
が可能となる。また、測定した接触抵抗値を用いてチッ
プの電気的特性の測定値を補正することにより高密度な
ウェーハテストが可能となるという効果がある。
及び入出力パッドとは別に、ブローフカート針とパラ１
〜との接触抵抗を測定するための専用パラ１〜対を配置
することにより、ブローフカード針の異常（針先グ〕よ
ごれ、針の高さの不均一）、プローブカニ１・の傾き、
オーバードライブ量の設定ミスを素早く発見てきるため
、ウェーハテスト時の歩留り低下を未然に防止すること
が可能となる。また、測定した接触抵抗値を用いてチッ
プの電気的特性の測定値を補正することにより高密度な
ウェーハテストが可能となるという効果がある。
〜２９・・
パッド間接続配線。
Claims (1)
- 半導体チップ内に形成された回路素子の周辺に隣接して
配置された複数の入出力用パッドと電源電圧供給用パッ
ドとを有する半導体集積回路において、前記回路素子と
は分離されかつ互いに電気的に接続されたパッド対を含
むことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1072529A JPH02251162A (ja) | 1989-03-24 | 1989-03-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1072529A JPH02251162A (ja) | 1989-03-24 | 1989-03-24 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02251162A true JPH02251162A (ja) | 1990-10-08 |
Family
ID=13491960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1072529A Pending JPH02251162A (ja) | 1989-03-24 | 1989-03-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02251162A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7061256B2 (en) | 2004-07-26 | 2006-06-13 | Nec Electronics Corporation | Method and apparatus for contact resistance measurement |
| WO2010064341A1 (ja) * | 2008-12-01 | 2010-06-10 | パナソニック株式会社 | チップを有する半導体装置 |
-
1989
- 1989-03-24 JP JP1072529A patent/JPH02251162A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7061256B2 (en) | 2004-07-26 | 2006-06-13 | Nec Electronics Corporation | Method and apparatus for contact resistance measurement |
| WO2010064341A1 (ja) * | 2008-12-01 | 2010-06-10 | パナソニック株式会社 | チップを有する半導体装置 |
| US8067950B2 (en) | 2008-12-01 | 2011-11-29 | Panasonic Corporation | Semiconductor device including chip |
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