JPS5996757A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5996757A JPS5996757A JP57206611A JP20661182A JPS5996757A JP S5996757 A JPS5996757 A JP S5996757A JP 57206611 A JP57206611 A JP 57206611A JP 20661182 A JP20661182 A JP 20661182A JP S5996757 A JPS5996757 A JP S5996757A
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- case
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L2924/181—Encapsulation
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- Microelectronics & Electronic Packaging (AREA)
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、レリえばエボキン系の樹j信で封止加工さ
れる果槓、;浦理回路等を構成する半導体装置に関する
。
れる果槓、;浦理回路等を構成する半導体装置に関する
。
C発明の技術的背景〕
上記のような半導体装置は、第1図に示すように例えば
!衷+X ’膚埋回、路等の回路、藺が形成された半導
体チップ11を倫えている。このチップ11はリードフ
レーム120面上に載置(マウント)されるもので、こ
のチップ11に形成された回路網の電極は、ボンデイン
ダワイヤ13a。
!衷+X ’膚埋回、路等の回路、藺が形成された半導
体チップ11を倫えている。このチップ11はリードフ
レーム120面上に載置(マウント)されるもので、こ
のチップ11に形成された回路網の電極は、ボンデイン
ダワイヤ13a。
13bによりリード端子14a、14bに接続され、4
出される。そしてこのリードフレームノ2を中心にして
チップ11およびワイヤ13a。
出される。そしてこのリードフレームノ2を中心にして
チップ11およびワイヤ13a。
13bを含むリード端子14a、14b周囲を、エボキ
ン系の樹脂ケース15で耐重加工して構成している。こ
の場合、リードフレーム12jiリード鴎子14a、1
4b4と共((、−改の金属板から打ち抜き刀ロエによ
って形成される。
ン系の樹脂ケース15で耐重加工して構成している。こ
の場合、リードフレーム12jiリード鴎子14a、1
4b4と共((、−改の金属板から打ち抜き刀ロエによ
って形成される。
〔背景技術の間4点〕
しかしこのような半導体装置において、崩脂ケース15
の有する熱膨張係数は、半導体チップ11またはリード
フレーム12の有する熱膨弓肢1糸似に比・咬して、非
常に大きな匝となる。このため、この熱膨張係献の差か
ら、温度が犬さく変化した時に図に破線で示すような歪
による応力曲線16が存在する状蝶となる。この応力凹
・尿16で示される応力歪は1.fi、j#ケース15
上・蒲郡では4、帳の外周部11a、11b、12a。
の有する熱膨張係数は、半導体チップ11またはリード
フレーム12の有する熱膨弓肢1糸似に比・咬して、非
常に大きな匝となる。このため、この熱膨張係献の差か
ら、温度が犬さく変化した時に図に破線で示すような歪
による応力曲線16が存在する状蝶となる。この応力凹
・尿16で示される応力歪は1.fi、j#ケース15
上・蒲郡では4、帳の外周部11a、11b、12a。
12bそれぞれに分散して生じるが、その下層部では2
点の説町状外周部12c 、12dに巣中して生じてし
まう。
点の説町状外周部12c 、12dに巣中して生じてし
まう。
すなわちこのような半導体装1dを、ド°lえば非常に
温度婚の・数しい状況下で長時間使用した場合、樹脂ケ
ース15下層部の歪の集中する2点の外周部12c、’
12rlf中心として、位1カ旨ケース15にクラック
(ひび割れ)17a、17bが発生するおそれが多い。
温度婚の・数しい状況下で長時間使用した場合、樹脂ケ
ース15下層部の歪の集中する2点の外周部12c、’
12rlf中心として、位1カ旨ケース15にクラック
(ひび割れ)17a、17bが発生するおそれが多い。
〔発明の目的J
この発明は上記のような間足り点2)−イ決するために
なされたもめで、非常にi鎚燈の、べしい状況下で咬時
間使用するような(部会でも、穐:張係数の差により側
筋ケースに発生するクラックを効果的に防止することが
できるようVてする半導体装1者を7堤供することを目
的とする。
なされたもめで、非常にi鎚燈の、べしい状況下で咬時
間使用するような(部会でも、穐:張係数の差により側
筋ケースに発生するクラックを効果的に防止することが
できるようVてする半導体装1者を7堤供することを目
的とする。
〔発明の鷺安)
すなわちこの発明に係る半導体装瞠は、半導体チップが
載置されるリードフレームの1文面外周部を円弧状面に
形1Jzするものである。
載置されるリードフレームの1文面外周部を円弧状面に
形1Jzするものである。
以下図面VCよりこの発明の一実施r1jを説明する。
第2図V(示すように金属板を打ち抜き)川下しり1,
1− )”フレーム20に半尋本チップz17%載瞠さ
れ、J、+1官後着固定されている。この半導体チップ
11には、汐11えば集債鷹理回1烙等の回路Aidが
形j戊されるもので、このj、!I’路7;Jの′電性
をポンディングワイヤ13a、13b!F−よりリード
Q4子14 a 、 l 4 bK桜続し導出する。
1− )”フレーム20に半尋本チップz17%載瞠さ
れ、J、+1官後着固定されている。この半導体チップ
11には、汐11えば集債鷹理回1烙等の回路Aidが
形j戊されるもので、このj、!I’路7;Jの′電性
をポンディングワイヤ13a、13b!F−よりリード
Q4子14 a 、 l 4 bK桜続し導出する。
ここで上記リードフレーム2oの1底面外周部ば)汐υ
え(・′よ゛・1丁ちf及さグレスjJI3工呼ニおけ
るブレス型の形状寺(/cよって、鋭角部を゛誦−くし
て断面円弧状面21a、21bVζ杉1或される。
え(・′よ゛・1丁ちf及さグレスjJI3工呼ニおけ
るブレス型の形状寺(/cよって、鋭角部を゛誦−くし
て断面円弧状面21a、21bVζ杉1或される。
そしてこのリードフレーム2oを中心にして、半導体チ
ップ11およびボンディングワイヤ13a、13bを言
むリード端子14a、14b間囲を、エポキシ系の切筋
ケース15で封止加工を弛すようにする。
ップ11およびボンディングワイヤ13a、13bを言
むリード端子14a、14b間囲を、エポキシ系の切筋
ケース15で封止加工を弛すようにする。
す々わちこのような半4体装憧において、回路ポり作に
よりチップ11が発熱した場合には、その熱がリードフ
レーム2oおよび位丁月旨ケース15に伝導し、それぞ
れを膨弘させるようになる。この時の熱j彫り艮1系数
の差による1封圧dケース15の歪応7]は、図に破)
)尿で示す応力曲線16で示すようになる。つまシこの
歪応力は、1v1脂ケース15内の上−音部ではチップ
1ノおよびリードフレーム20の4点の外周部lla、
llb。
よりチップ11が発熱した場合には、その熱がリードフ
レーム2oおよび位丁月旨ケース15に伝導し、それぞ
れを膨弘させるようになる。この時の熱j彫り艮1系数
の差による1封圧dケース15の歪応7]は、図に破)
)尿で示す応力曲線16で示すようになる。つまシこの
歪応力は、1v1脂ケース15内の上−音部ではチップ
1ノおよびリードフレーム20の4点の外周部lla、
llb。
12a、12bそれぞれに分散して生ずると共に、その
下層部においては、リードフレーム20に形成された円
弧状面21a、21bに対応して、一点に集中す、るこ
となく広域に分散して歪が発生するようになる。
下層部においては、リードフレーム20に形成された円
弧状面21a、21bに対応して、一点に集中す、るこ
となく広域に分散して歪が発生するようになる。
しだがって烙1iZ451 ’l糸数の差によって、’
:@ 11旨ケース15内に歪が生じたとしても、その
歪は全体的に広範囲に分散して生じるようになり、・薗
脂ケース15vcクラックが発生することを光分に防止
することが可能となる。
:@ 11旨ケース15内に歪が生じたとしても、その
歪は全体的に広範囲に分散して生じるようになり、・薗
脂ケース15vcクラックが発生することを光分に防止
することが可能となる。
以上のようにこの発明によれば、レリえば自動車のエン
ジンルーム内部のように、非常に温度変化の1景しい状
況下で使用するような場合でも、半畳体チップを制止す
るtij渭ケースに不要なりランクか発生することなく
使用でさるものであり、半円・41体装置の信櫃1琵の
同上(て大きな効果を発揮する。
ジンルーム内部のように、非常に温度変化の1景しい状
況下で使用するような場合でも、半畳体チップを制止す
るtij渭ケースに不要なりランクか発生することなく
使用でさるものであり、半円・41体装置の信櫃1琵の
同上(て大きな効果を発揮する。
41凶而のi帛年な・説明
凛1図は従来の半畳体長1斤をβ2明する断面構成1凶
、第2凶(はこの発明の一実グ1ρdに係る半導体・左
置をルコ明する断面構成図である。
、第2凶(はこの発明の一実グ1ρdに係る半導体・左
置をルコ明する断面構成図である。
11 ・半49イ本チノフ゛、15・・罰循ケース、2
0・・リードフレーム、21 a 、 2 l b ・
・円弧状IDE □
0・・リードフレーム、21 a 、 2 l b ・
・円弧状IDE □
Claims (1)
- 回路、祠の形成された半導体チップを載置し、樹脂ケー
スの内部に封止固定される懺属板によるリードフレーム
の少なくとも底面外周部を円弧状面に形成したことを特
徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57206611A JPS5996757A (ja) | 1982-11-25 | 1982-11-25 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57206611A JPS5996757A (ja) | 1982-11-25 | 1982-11-25 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5996757A true JPS5996757A (ja) | 1984-06-04 |
Family
ID=16526244
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57206611A Pending JPS5996757A (ja) | 1982-11-25 | 1982-11-25 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5996757A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0503072A1 (en) * | 1990-09-10 | 1992-09-16 | Fujitsu Limited | Semiconductor device and its manufacturing process |
US6815813B1 (en) * | 2003-07-01 | 2004-11-09 | International Business Machines Corporation | Self-contained heat sink and a method for fabricating same |
-
1982
- 1982-11-25 JP JP57206611A patent/JPS5996757A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0503072A1 (en) * | 1990-09-10 | 1992-09-16 | Fujitsu Limited | Semiconductor device and its manufacturing process |
US5440170A (en) * | 1990-09-10 | 1995-08-08 | Fujitsu Limited | Semiconductor device having a die pad with rounded edges and its manufacturing method |
US6815813B1 (en) * | 2003-07-01 | 2004-11-09 | International Business Machines Corporation | Self-contained heat sink and a method for fabricating same |
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