JPH04205992A - 入力バッファ回路，入出力バッファ回路及び携帯形半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体メモリのための入力バッファ回路及
び入出力バッファ回路と、メモリカード、メモリパック
等の携帯形半導体記憶装置に関する。

〔従来の技術〕

第９図に従来の携帯形半導体記憶装Ｗを示す。

この記憶装置はスタティックＲＡ　Ｍ　（１）と不揮発
メモリ（４）とを有している。記憶装置が図示しない端
末機に接続され、端末機から外部入力電源ライン（１３
）に電源が供給されて、外部入力電源ライン（１３）の
電圧が所定のしきい値以上になると、電源制御回路（６
）は外部入力電源ライン（１３）を内部電源ライン（１
４）に導通させると共にデコーダ（７０）に゛°Ｈ′ル
ベルのバックアップ信号を送出してデコーダ（７０）を
イネーブル状態にする。この状態で端末機はアドレスバ
ス（１６）、アウトプットイネーブル信号線り１７）、
ライトイネーブル信号線（１８）、チップセレクト信号
！　（１９）及びデータバス（２０）を介してスタティ
ックＲＡ　Ｍ　（１）あるいは不揮発メモリ（４）のリ
ード／ライトを行うことが可能となる。

スタティックＲＡ　Ｍ　（１）と不揮発メモリ（４）と
の選択は、アドレスバス（１６）から分岐されたチップ
セレクト用アドレス信号線（１２）によりデコーダ（７
０）を介して行われる。デコーダ（７０）には、一般に
型名ＨＣｌ３８Ｐ等の市販のアドレスデコーダが使用さ
れる。

一方、端末機からの電源供給が断たれるスタンバイ時に
は外部入力電源ライン（１３）の電圧が所定のしきい値
に満たなくなり、電源制御回路（６）は遮断状態になる
。この場合、記憶装置に内蔵されている電池（２９）か
ら逆電流防止ダイオード（２７）及び電流制限抵抗（２
８）を介して内部電源ライン（１４）へ電源が供給され
る。従って、スタティックＲＡＭ（１）の記憶データは
保持される。また、このとき、電源制御回路（６）から
Ｌ°“レベルのバックアップ信号がデコーダ（７０）に
送出される。これにより、デコーダ（７０）はディセイ
ブル状態となり、内部チップイネーブル信号線（２４）
及び不揮発メモリ用チップセレクト信号線（２６）は共
に゛Ｈ″レベルとなってスタティックＲＡ　Ｍ　（１）
及び不揮発メモリ（４）のアクセスはできなくなる。尚
、不揮発メモリ（４）はチップセレクト信号線〈２６）
のレベルに拘わらず記憶データが変化することはない。

〔発明が解決しようとする課題〕

第９図に示されるように、従来の記憶装置では不揮発メ
モリ（４）の電源がスタティックＲＡ　Ｍ　（１）と同
様に内部電源ライン（１４）に接続されているため、端
末機から外部入力電源ライン（１３）に電源が供給され
ないスタンバイ時には、不揮発メモリ（４）の消費電力
は電池（２９）から内部電源ライン（１４）を介して供
給される。

一般に、不揮発メモリ（４）の消費電流はスタティック
ＲＡ　Ｍ　（１）の消費電流に比べて１桁から２桁程大
きい、このため、電池（２９）の寿命はほとんど不揮発
メモリ（４）の消費電流によって決まり、スタティック
ＲＡ　Ｍ　（１）のデータ保持時間は極めて短くなると
いう問題点があった。

また、電池（２９）の寿命を延ばすために不揮発メモリ
（４）の電源を外部入力電源ライン（１３）に接続しよ
うとすると、次の問題点が発生する６すなわち、スタン
バイ時には不揮発メモリ用チップセレクト信号線（２６
）が“Ｈ”レベルとなっているため、第１０図に示すよ
うに不揮発メモリ（４）の入力側ダイオード（４ａ）を
介して外部入力電源ライン（１３）に電流が流出する。

従って、チップセレクト信号線（２６）の消費電流が異
常に増大する。さらに、このためにデコーダ（７０）の
正常な動作が保証されなくなり、電池（２９）の寿命が
短くなったり、スタティックＲＡ　Ｍ　（１）の記憶デ
ータが消滅する恐れを生じる。

また、スタティックＲＡ　Ｍ　（１）は直接外部に接続
されるため、スタティックＲＡ　Ｍ　（１）の′入出力
はフローティング状態になり、外来ノイズが重畳し易く
、データ化けを起こしたり、スタティックＲＡ　Ｍ　（
１）の劣化・破壊に至る恐れがある。

この発明はこのような問題点を解消するためになされた
もので、メモリの入力バスに挿入してメモリの消費電流
を抑えると共にメモリの信頼性を向上させることのでき
る大力バッファ回路な提供することを目的とする。

また、この発明は、メモリの入出力バスに挿入してメモ
リの消費電流を抑えると共にメモリの信頼性を向上させ
ることのできる入出力バッファ回路を提供することも目
的とする。

さらに、この発明は、スタンバイ時の消費電流が少なく
且つ信頼性の優れた携帯形半導体記憶装置を提供するこ
ともまた目的としている。

〔課題を解決するための手段〕

請求項１に記載の入力バッファ回路は、少なくとも一つ
の単方向バッファと、前記バッファに電源を供給するた
めの第１の電源供給ラインと、前記バッファと前記第１
の電源供給ラインとの間に設けられると共に前記第１の
電源供給ラインに所定の電源が供給されたときには前記
バッファと前記第１の電源供給ラインとを接続し、供給
されないときには前記バッファと前記第１の電源供給ラ
インとを遮断するパワーカット回路と、前記第１の電源
供給ラインに所定の電源が供給されないときに入力バス
をローインピーダンスとするローインピーダンス化回路
と、前記ローインピーダンス化回路に電源を供給するた
めの第２の電源供給ラインとを備えたものである。

また、請求項２に記載の入出力バッファ回路は、少なく
とも一つの双方向バッファと、前記バッファに電源を供
給するための第１の電源供給ラインと、前記バッファと
前記第１の電源供給ラインとの闇に設けられると共に前
記第１の電源供給ラインに所定の電源が供給されたとき
には前記バッファと前記第１の電源供給ラインとを接続
し、供給されないときには前記バッファと前記第１の電
源供給ラインとを遮断するパワーカット回路と、前記第
１の電源供給ラインに所定の電源が供給されないときに
入出力バスをローインピーダンスとするローインピーダ
ンス化回路と、前記ローインピーダンス化回路に電源を
供給するための第２の電源供給ラインとを備えたもので
ある。

請求項３に記載の携帯形半導体記憶装置は、半導体メモ
リと、前記半導体メモリに接続された内部電源ラインと
、外部入力電源ラインと、前記外部入力電源ラインの電
圧が所定のしきい値を越えた場合のみ前記外部入力電源
ラインを前記内部電源ラインに接続する電源制御回路と
、前記半導体メモリの入力バスに連結された単方向バッ
ファと、前記半導体メモリの入出力バスに連結された双
方向バッファと、前記外部入力電源ラインの電圧が前記
しきい値を越えた場合には前記単方向バッファ及び前記
双方向バッファを前記外部入力電源ラインに接続し、前
記しきい値以下の場合には前記単方向バッファ及び前記
双方向バッファを前記外部入力電源ラインから遮断する
パワーカット手段と、前記外部入力電源ラインの電圧が
前記しきい値以下の場合に前記半導体メモリの入力バス
及び入出力バスをローインピーダンスとするローインピ
ーダンス化手段とを備えたものである。

〔作用〕

請求項１に記載の入力バッファ回路においては、第１の
電源供給ラインに所定の電源が供給されないときにはパ
ワーカット回路が第１の電源供給ラインと単方向バッフ
ァとを遮断すると共にローインピーダンス化回路が半導
体メモリの大力バスをローインピーダンスとする。

請求項２に記載の入出力バッファ回路においては、第１
の電源供給ラインに所定の電源が供給されないときには
パワーカット回路が第１の電源供給ラインと双方向バッ
ファとを遮断すると共にローインピーダンス化回路が半
導体メモリの入出力バスをローインピーダンスとする。

請求項３に記載の携帯形半導体記憶装置においては、外
部入力電源ラインの電圧が所定のしきい値以下の場合に
パワーカット手段が単方向バッファ及び双方向バッファ
を外部入力電源ラインから遮断すると共にローインピー
ダンス化手段が半導体メモリの入力バス及び入出力バス
をローインピーダンスとする。

〔実施例〕

以下、この発明の実施例を添付図面に基づいて説明する
。

第１図はこの発明の一実施例に係る携帯形半導体記憶装
置を示すブロック図である。この記憶装置は、外部入力
電源ライン（１３）とこの外部入力電源ライン（１３）
に電源制御回路（６）を介して接続された内部電源ライ
ン（１４）とを有しており、内部電源ライン（１４）に
スタティックＲＡ　Ｍ　（１）が、外部入力電源ライン
（１３）に不揮発メモリ（４）がそれぞれ接続されてい
る。スタティックＲＡ　Ｍ　（１）及び不揮発メモリ（
４）には、大力バッファ回路（２）を介してアドレスバ
ス（１６）、アウトプットイネーブル信号線（１７）及
びライトイネーブル信号線（１８）からなる入力バスが
接続されると共に、入出力バッファ回路（３）を介して
入出力バスであるデータバス（２０）が接続されている
。入力バッファ回路（２）は外部入力電源ライン（１３
）に接続された単方向バッファ回路（７）と内部電源ラ
イン（１４）に接続されたローインピーダンス化回路（
８）とを有し、入出力バッファ回路（３）は外部入力電
源ライン（１３）に接続された双方向バッファ回路（９
）と内部電源ライン（１４）に接続されたローインピー
ダンス化回路（１０）とを有している。

また、アドレスバス（１６）から分岐されたチップセレ
クト用アドレス信号線（１２）にデコーダ（５）が接続
されており、このデコーダ（５）にチップセレクト信号
線（１９）が接続されている。デコーダ（５）は、内部
チップイネーブル信号線（２４）及び不揮発メモリ用チ
ップセレクト信号線＜２６）を介してそれぞれスタティ
ックＲＡ　Ｍ　（１）及び不揮発メモリ（４）に接続さ
れている。

また、入力バッファ回路（２）とスタティックＲＡ　Ｍ
　（１）及び不揮発メモリ（４）を連結する内部アウト
プットイネーブル信号線（２２）及びチップセレクト信
号線（１９）が入出力バッファ回路（３）の双方向バッ
ファ回路（９）に接続されている。

電源制御回路（６）からバックアップ信号線（１５）が
入力バッファ回路（２）のローインピーダンス化回路（
８）、入出力バッファ回路（３）のローインピーダンス
化回路（１０）及びデコーダ（５）に接続されている。

また、内部電源ライン（１４）には、逆電流防止ダイオ
ード（２７）及び電流制限抵抗（２８）を介して電池（
２９）が接続されている。

次に、入力バッファ回路（２）の内部構造を第２図に示
す。単方向バッファ回路（７）には、入力バスとなるア
ドレスバス（１６）、アウトプットイネーブル信号線（
１７）及びライトイネーブル信号線（１８）に接続され
る複数のボート（３５ａ）及び（３５ｂ）にそれぞれ単
方向バッファ（３２ａ）及び（３２ｂ）が接続されてい
る。各単方向バッファ（３２ａ）及び（３２ｂ）にはパ
ワーカット回路（３１）を介して第１の電源供給ライン
となる外部入力電源ライン（１３）が接続されている。

また、パワーカット回路（３１）のゲート端子にも外部
入力電源ライン（１３）が接続されており、外部入力電
源ライン（１３）に所定の電圧が印加されるとパワーカ
ット回路（３１）は導通して各単方向バッファ（３２ａ
）及び（３２ｂ）に電源を供給する。一方、外部入力電
源ライン（１３）に電圧が印加されないときには、パワ
ーカット回路（３１）は遮断状態となり、これにより入
力バスからみた単方向バッファ回路（７）のインピーダ
ンスは非常に大きな値となる。尚、（３４ａ）及び（３
４ｂ）は各ボート（３５ａ）及び（３５ｂ）毎に外部入
力電源ライン（１３）に接続されたプルアップ抵抗を示
している。

ローインピーダンス化回路り８）には、単方向バッファ
回路（７）の各単方向バッファ（３２ａ）及び（３２ｂ
）の出力にそれぞれ接続された複数の３ステート単方向
バツフア（３３ａ）及び（３３ｂ）が設けられている。

各バッファ（３３ａ）及び（３３ｂ）には第２の電源供
給ラインとなる内部電源ライン（１４）が接続されると
共に各バッファ（３３ａ）及び（３３ｂ）のゲート端子
にそれぞれ電源制御回路（６）からのバックアップ信号
線（１５）が接続されている。

尚、第２図では、説明を簡単にするために二つのボート
（３５ａ）及び（３５ｂ）のみが示されているが、入力
バスを構成する信号線の本数と同じ数のボートが同様に
形成されている。

第３図に入出力バッファ回路（３）の内部構造を示す。

双方向バッファ回路（９）において、チップセレクト信
号線（１９）及び入力バッファ回路（２）からスタティ
ックＲＡ　Ｍ　（１）に入力される内部アウトプットイ
ネーブル信号線（２２）にそれぞれインバータ（５２ａ
）及び（５２ｂ）が接続されている。また、インバータ
（５２ｂ）にはインバータ（５２ｃ）が接続されてオリ
、インバータ（５２ａ）及び（５２ｃ）にナンド回路（
５３ａ）が、インバータ（５２ａ）及び（５２ｂ）にナ
ンド回路（５３ｂ）がそれぞれ接続されている。ナンド
回路（５３ａ）及び（５３ｂ）にはそれぞれインバータ
（５２ｄ）及び（５２ｅ）を介してバス制御信号線（５
７）及び（５８）が接続されている。

バス制御信号線（５７）に３ステート・ノンインバータ
（５１ａ）及び（５１ｄ）が接続されており、バス制御
信号線（５８）に３ステート・ノンインバータ（５１ｂ
）及び（５１ｃ）が接続されている。これら四つの３ス
テート・ノンインバータ（５１ａ）〜（５１ｄ）により
一対のボートＡ及びＢを有するーっの双方向バッファが
形成され、データバス（２０）の一つの信号線に挿入さ
れている。また、バス制御信号線（５７）及び（５８）
にはボートＡ及びＢと同様に他の複数の双方向バッファ
が接続され、データバス（２０）に挿入されているが、
説明を簡単にするために第３図では省略されている。

３ステート・ノンインバータ（５１ａ）〜（５１ｄ）、
インバータ（５２ａ）〜（５２ｅ）、ナンド回路（５３
ａ）及び（５３ｂ）の各素子にはパワーカット回路（５
０）を介して第１の電源供給ラインとなる外部入力電源
ライン（１３）が接続されている。このパワーカット回
路（５０）は、入力バッファ回路（２）のパワーカット
回路（３１）と同様に、外部入力電源ライン（１３）に
所定の電圧が印加されると導通して各素子に電源を供給
する。

ローインピーダンス化回路（１０）には、ボートＡに接
続された３ステート・ノンインバータ（５１ｅ）が設け
られている。また、電源制御回路（６）がらのバックア
ップ信号線（１５）に接続された３ステート　ノンイン
バータ（５９）の出力がノンインバータ（５１ｅ）のゲ
ート端子に接続されている。これらノンインバータ（５
１ｅ）及び（５９）には第２の電源供給ラインとなる内
部電源ライン（１４）がら電源が供給される。尚、ボー
トＡに接続された３ステート・ノンインバータ（５１ｅ
）と同様に複数のボートにそれぞれ３ステート・ノンイ
ンバータが接続されている。

第４図にデコーダ（５）の内部構造を示す。このデコー
ダ（５）は、アドレスバス（１６）から分岐されたチッ
プセレクト用アドレス信号線（１２）に順次直列に接続
されたインバータ（４１ａ）及び（４１ｂ）を有してい
る。インバータ（４１ｂ）の出力とチップセレクト信号
線（１９）とがオア回路（４２ａ）を介して内部チップ
イネーブル信号線（２４）に接続され、インバータ（４
１ａ）の出力とチップセレクト信号線（１９）とがオア
回路（４２ｂ）を介して不揮発メモリ用チップセレクト
信号線（２６）に接続されている。

インバータ（４１ａ）、（４１ｂ＞及びオア回路（４２
ｂ）にはパワーカット回路（４０）を介して外部久方電
源ライン（１３）が接続されている。このパワーカット
回路（４０）は、入力バッファ回路（２）のパワーカッ
ト回路（３１）及び入出力バッファ回路（３）のパワー
カット回路（５０）と同様に、外部久方電源ライン（１
３）に所定の電圧が印加されると導通してインバータ（
４１ａ）、（４１ｂ）及びオア回路（４２ｂ）に電源を
供給する。また、オア回路（４２ａ）には内部電源ライ
ン（１４）が接続されると共にオア回路（４２ａ）のゲ
ート端子には電源制御回路（６）からのバックアップ信
号線（１５）が接続されている。尚、（６１ｃ）はプル
アップ抵抗を示す。

入力バッファ回路（２）のパワーカット回路（３１）及
び入出力バッファ回路（３）のパワーカット回路（５０
）によりパワーカット手段が、入力バッファ回路（２）
のローインピーダンス化回路（８）及び入出力バッファ
回路（３）のローインピーダンス化回路（１０）により
ローインピーダンス化手段がそれぞれ形成されている。

また、パワーカット回路（３１）、（４０）及び（５０
）としては、例えばアナログスイッチが用いられる。

次に、この実施例の動作について説明する。まず、第１
図に示した記憶装置が図示しない端末機に接続され、端
末機から外部入力電源ライン（１３）に電源が供給され
て、外部入力電源ライン（１３）の電圧が所定のしきい
値以上になると、電源制御回路（６）は外部入力電源ラ
イン（１３）を内部電源ライン（１４）に接続させると
共にバックアップ信号線（１５）を介してデコーダ（５
）、ローインピータンス化回路（８）及び（１０）にＨ
”レベルのバックアップ信号を出力する。

これにより、第２図に示される入力バッファ回路（２）
のパワーカット回路（３１）が導通して単方向バッファ
（３２ａ）及び（３２ｂ）に電源が供給されると共に内
部電源ライン（１４）から３ステート単方向バツフア（
３３ａ）及び（３３ｂ）にも電源が供給されるため、ア
ドレスバス（１６）、アウトプットイネーブル信号線（
１７）及びライトイネーブル信号線（１８）による信号
の入力が可能となる。

また、第４図に示されるデコーダ（５）においては、パ
ワーカット回路（４０）が導通してインバータ（４１ａ
）、（４１ｂ）及びオア回路（４２ｂ）に電源が供給さ
れると共にオア回路（４２ａ）には内部電源ライン（１
４）から電源が供給される。ここで、アドレスバス（１
６）から分岐されたチップセレクト用アドレス信号線（
１２）が゛Ｌ°゛レベルのときには、オア回路（４２ｂ
）の出力線である不揮発メモリ用チップセレクト信号線
（２６）はチップセレクト信号線（１９）のレベルに拘
わらず“Ｈ”レベルとなり、不揮発メモリ（４）は非選
択となる。このとき、インバータ（４１ｂ）の出力は“
Ｌ”レベルとなるので、チップセレクト信号線（１９）
のレベルに応じてオア回路（４２ａ）の出力線である内
部チップイネーブル信号線（２４）のレベルが変化する
。すなわち、チップセレクト信号線（１９）を“Ｌ″レ
ベルすることによりスタティックＲＡ　Ｍ　（１）のり
−ド／ライトが可能となる。

一方、チップセレクト用アドレス信号線（１２）が“Ｈ
”レベルのときには、内部チップイネーブル信号線（２
４）は“Ｈ”レベルを維持するためスタティックＲＡ　
Ｍ　（１）は非選択となり、不揮発メモリ用チップセレ
クト信号線（２６）のレベルはチップセレクト信号線（
１９）のレベルに応じて変化する。このため、チップセ
レクト信号線（１９）を“Ｌ”レベルとすることにより
不揮発メモリ（４）のり−ド／ライトが可能となる。

また、第３図に示される入出力バッファ回路（３）にお
いては、パワーカット回路（５０）が導通して双方向バ
ッファ回路（９）内の各素子に電源が供給される。この
状態で、チップセレクト信号線（１９）が“Ｈ”レベル
のときには、インバータ（５２ａ）の出力が′Ｌ”レベ
ルとなるのでナンド回路（５３ａ）及び（５３ｂ）の出
力は゛Ｈパレベルとなり、さらにインバータ（５２ｄ）
及び（５２ｅ）の作用によりバス制御信号線り５７）及
び（５８）は“Ｌ”レベルとなる。従って、３ステート
・ノンインバータ（５１ａ）〜（５１ｄ）は全てディセ
イブル状態となり、双方向ボートＡ及びＢは遮断される
。この状態をスタンバイモードと呼び、スタティックＲ
Ａ　Ｍ　（１）及び不揮発メモリ（４）のアクセスは禁
止される。尚、このとき電源制御回路（６）からのバッ
クアップ信号線（１５）はＨ”レベルとなっているので
、ローインピーダンス化回路（１０）の３ステート・ノ
ンインバータ（５９）の出力は”Ｌ″レベルなり、３ス
テート・ノンインバータ（５１ｅ）はディセイブル状態
となる。

−４、チップセレクト信号！　（１９）が“Ｌ”レベル
で且つ内部アウトプットイネーブル信号線（２２）が”
Ｌ”レベルのときには、バス制御信号線（５７）及び（
５８）はそれぞれ“Ｌ”レベル及び゛′Ｈ゛レベルとな
る。

従って、ノンインバータ（５１ａ）及び（５１ｄ）はデ
ィセイブル状愈に、ノンインバータ（５１ｂ）及び（５
１ｃ）はイネーブル状態になり、ボートＡからボートＢ
へのデータ伝送、すなわちメモリリードが可能となる。

また、チップセレクト信号線（１９）が“Ｌ”レベルで
且つ内部アウトプットイネーブル信号線（２２）が°゛
Ｈ”レベルのときには、バス制御信号線（５７）及び（
５８）はそれぞれＨ°“レベル及び“Ｌ”レベルとなる
。従って、ノンインバータ（５１ａ）及び（５１ｄ）は
イネーブル状態に、ノンインバータ（５１ｂ）及び（５
１゜）はディセイブル状態になり、ボートＢからボート
Ａへのデータ伝送、すなわちメモリライトが可能となる
。

次に、端末機からの電源供給が断たれて外部入力電源ラ
イン（１３）の電圧が所定のしきい値に満たなくなると
、第１図において電圧制御回路（６）は遮断状態になり
、電池（２９）から逆電流防止ダイオード（２７）及び
電流制限抵抗（２８）を介して内部電源ライン（１４）
へ電源が供給される。従って、スタティックＲＡ　Ｍ　
（１）の記憶データは保持される。また、このとき、電
圧制御回路（６）からバックアップ信号線（１５）ｅ介
してデコーダ（５）、ローインピーダンス化回路（８）
及び（１０）にＬ”レベルのバックアップ信号が送出さ
れる。

これにより、第２図に示される入力バッファ回路（２）
のパワーカット回路（３１）が遮断される。このとき、
３ステート単方向バツフア（３３ａ）及び（３３ｂ）の
入力端子はプルアップ抵抗（３４ａ）及び（３４ｂ）を
介して外部入力電源ライン（１３）に接続されているた
め、“Ｌ”レベルとなる。また、単方向バッファ（３３
ａ）及び（３３ｂ）には内部電源ライン（１４）を介し
て電池（２９）から電源が供給されているので、これら
バッファ（３３ａ）及び（３３ｂ）は活性の状態にあり
、それぞれ“Ｌ”レベルを出力する。すなわち、スタテ
ィックＲＡ　Ｍ　（１）の入力バスがローインピーダン
ス化される。この状態でボート（３５ａ）及び（３５ｂ
）に何等かの信号が印加されても、パワーカット回路（
３１）が遮断されているため、電流が外部入力電源ライ
ン（１３）に流出することはない。

また、第３図に示される入出力バッファ回路（３）にお
いても、パワーカット回路（５０）が遮断され、双方向
バッファ回路（９）内の各素子に電源が供給されなくな
る。一方、ローインピーダンス化回路（１０）の３ステ
ート・ノンインバータ（５１ｅ）及び（５９）には内部
電源ライン（１４）を介して電池（２９）から電源が供
給される。このとき、バックアップ信号線（１５）はＬ
”レベルであるので、ノンインバータ（５１ｅ）のゲー
ト端子は゛Ｈ°ルベルとなり、このノンインバータ（５
１ｅ）はイネーブル状態となる。さらに、ノンインバー
タ（５１ｅ）の入力端子は接地されているため、ノンイ
ンバータ（５１ｅ）の出力端であるボートＡは”Ｌ”レ
ベルとなる。すなわち、スタティックＲＡ　Ｍ　（１）
の入出力バスがローインピーダンス化される。この状態
でデータバス（２０）に何等かの信号が印加されても、
パワーカット回路（５０）が遮断されているため、電流
が外部入力電源ライン（１３）に流出することはない。

また、第４図に示されるデコーダ（５）においては、パ
ワーカット回路（４０）が遮断され、インバータ（４１
ａ）、（４１ｂ）及びオア回路（４２ｂ）に電源が供給
されなくなる。一方、オア回路（４２ａ）には内部電源
ライン（１４）を介して電池（２９）から電源が供給さ
れる。このとき、バックアップ信号線（１５）はＬ”レ
ベルであるので、オア回路（４２ａ）はハイインピーダ
ンス状態となり、第１図のプルアップ抵抗（１１）の作
用によりオア回路（４Ｚａ）の出力線である内部チップ
イネーブル信号線（２４）は“Ｈ”レベルにプルアップ
される。従って、スタティックＲＡＭ（１）はディセイ
ブル状態になる。尚、メモリ（４）は不揮発であるため
、電源が供給されない状態で不揮発メモリ用チップセレ
クト信号線（２６）のレベルが不定であっても、内部に
記憶されているデータは保持される。

以上述べたように、外部入力電源ライン（１３）の電圧
が所定のしきい値に満たなくなると、内部チップイネー
ブル信号線（２４）がＨ”レベルになる以外はスタティ
ックＲＡ　Ｍ　（１）及び不揮発メモリ（４）の入出力
端子は全て“Ｌ′°レベルとなる。この状態でアドレス
バス（１６）、アウトプットイネーブル信号線（１７）
、ライトイネーブル信号線（１８）、チップセレフト信
号線（１９）及びデータバス（２０）に何等かの信号が
印加されても、パワーカット回路（３１）、（４０）及
び（５０）の作用によりこれらの信号線あるいはバスか
らみた外部入力電源ライン（１３）のインピーダンスは
非常に大きいため、異常電流が外部入力電源ライン（１
３）に流出することはない。さらに、この場合上記の信
号線及びバス（１６）〜（２０）が他の機器に接続され
ていても、スタティックＲＡ　Ｍ　（１）及び不揮発メ
モリ（４）の入出力端子は何等影響を受けることはない
。

尚、この状態において、電池（２９）からは必要最小限
のＩＣ１すなわちスタティックＲＡ　Ｍ　（１）、入力
バッファ回路（２）のローインピーダンス化回路（８）
、入出力バッファ回路（３）のローインピーダンス化回
路（１０）及びデコーダ（５）にのみ電流を供給すれば
よく、電池（２９）の消費電流は非常に小さな値に抑え
ることができる。従って、電池（２９）の長寿命化が図
られる。

また、スタティックＲＡ　Ｍ　（１）及び不揮発メモリ
（４）の入出力端子は内部チップイネーブル信号！！（
２４）が内部電源ライン（１４）のレベルになる以外は
全てＯｖ近くになるため、外来ノイズ及びＥＳＣ（静電
気）に対してスタティックＲＡ　Ｍ　＜１）及び不揮発
メモリ（４）の入出力端子が振られることはない。従っ
て、極めて高いノイズ耐力が実現できる。

さらに、この実施例の記憶装置を所持携帯する場合、す
なわち外部入力電源ライン（１３）に電源が供給されな
い場合、上述したように各信号線及びバス（１６）〜（
２０）が振られることに伴う内部電源ライン＜１４）か
らの電流消費はないので、信号線及びハス（１６）〜（
２０）を抵抗でプルアップしたりプルダウンしたりする
必要がなく、部品点数の削減がなされると共に回路の組
み立て費用も大幅に低減できる。このため、低コストで
高信頼性の携帯形半導体記憶装置が実現される。

尚、パワーカット回路（３１）、（４０）及び（５０）
はアナログスイッチで構成することができるが、第５図
に示すように、ツェナーダイオード（６３）を用いるこ
ともできる。外部入力電源ライン（１３）に電源が供給
されている場合はツェナーダイオード（６３）の方向は
順方向はであるために単方向バッファ（３２ａ）には外
部入力電源ライン（１３）の電位からツェナーダイオー
ド＜６３）の順方向降下電圧を差し引いた値が電源とし
て供給される。一方、外部入力電源ライン（１３）に電
源が供給されない場合には、逆方向となるためにツェナ
ーダイオード（６３）は非常に大きなインピーダンスを
示す。すなわち、遮断状態となる。尚、第５図は説明を
簡単にするために１ボートのみの回路構成を示している
。また、この場合には第２図に示したプルアップ抵抗（
３４ａ）及び（３４ｂ）は不要となる。

また、ボート（３５ａ）に外来ノイズ等により高い電圧
が印加されたときには、ツェナーダイオード（６３）を
介して外部入力電源ライン（１３）へ異常電流が流出さ
れるため、ツェナーダイオード（６３）は保護回路とし
ても作用する。一般的に、ツェナーダイオード（６３）
のツェナー電位はこのツェナーダイオード（６３）を含
む回路ＩＣの絶対最大定格を越えた値とすることが望ま
しい。例えば、ＩＣの最大定格を７ｖとしたとき、ツェ
ナー電位は７ｖ以上とする必要がある。

第６図に入力バッファ回路（２）のローインピーダンス
化回路（８）の変形例を示す。３ステート単方向バツフ
ア（３３ａ）の入力端に“Ｌ”レベル出力回路（３８ａ
）が接続され、この゛Ｌ°゛レベル出力回路（３８ａ）
のゲート端子にインバータ（３７）を介してバックアッ
プ信号線（１５）が接続されている。”　Ｌ　”レベル
出力回路（３８ｍ）及びインバータ（３７）の電源は内
部電源ライン（１４）からとっている。外部入力電源ラ
イン（１３）の電圧が所定のしきい値に満たなくなると
、バックアップ信号線（１５）はＬ”レベルとなるため
、インバータフ３７）の出力は“Ｈ″レベルなり、°“
Ｌ”レベル出力回路（３８ａ）をイネーブル状態とする
。“Ｌ”レベル出力回路（３８ａ）はその入力側が接地
されているので、“Ｌ”レベルを出力し、バッファ（３
３ａ）の出力は°゛ＬＬパレベルる。すなわち、スタテ
ィックＲＡ　Ｍ　（１）の入力バスがローインピーダン
ス化される。

第７図は入出力バッファ回路（３）のローインピーダン
ス化回路（１０）の変形例を示す。バス制御信号線（５
７）と３ステート・ノンインバータ（５１ａ）との間に
３ステート・ノンインバータ（６４）が挿入され、この
ノンインバータ（６４）のゲート端子にバックアップ信
号線（１５）が接続されている。ノンインバータ（５１
ａ　）及び（６４）の電源は内部電源ライン（１４）か
らとっている。また、外部入力電源ライン（１３）とノ
ンインバータ（５１ａ）の入力端子との間及び内部電源
ライン（１４）とノンインバータ（５１ａ）のゲート端
子との間にそれぞれプルアップ抵抗（６１ａ）及び（６
１ｂ）が接続され、ノンインバータ（６４）の入力端子
はプルダウン抵抗（６２）を介して接地されている。

このローインピーダンス化回路において、外部入力電源
ライン（１３）の電圧が所定のしきい値に満たなくなる
と、抵抗（６１ａ）によりノンインバータ（５１ａ）の
入力端子はプルダウンの状態となる。−方、ノンインバ
ータ（６４）はバックアップ信号線（１５）が“Ｌ”レ
ベルとなるためハイインピーダンス状態となるが、プル
アップ抵抗（６１ｂ＞によりプルアップされるため、ノ
ンインバータ（５１ａ）はイネーブル状態となり、ボー
トＡには゛Ｌ゛レベルが出力される。尚、この回路構成
では、第３図のノンインバータ（５１ｅ）及び（５９）
は不要となるので、ローインピーダンス化のためのＩＣ
が１個少なくて済む。

尚、不揮発メモリ（４）としてはＥＥＦＲＯＭ　、フラ
ッシュＥＥＦＲＯＭ、マスクＲＯＭ、ワンタイムＰＲＯ
Ｎ等を用いることができる。また、デコーダ（５）を多
数のメモリに対してデコードできるように構成してスタ
ティックＲＡ　Ｍ　（１）を複数実装することもできる
。

さらに、第８図に示すように、不揮発メモリを設けずに
スタティックＲＡ　Ｍ　（１）のみの記憶装置とするこ
ともできる。この場合、第１図のデコーダ（５）は不要
となり、チップセレクト信号線（１９）が直接スタティ
ックＲＡ　Ｍ　（１）に接続される。また、スタティッ
クＲＡ　Ｍ　（１）を設けずに不揮発メモリ（４）のみ
の記憶装置としてもよい。この場合には、さらに内蔵電
池（２９）も不要となる。

〔発明の効果〕

以上説明したように、請求項１に記載の入力バッファ回
路は、少なくとも一つの単方向バッファと、前記バッフ
ァに電源を供給するための第１の電源供給ラインと、前
記バッファと前記第１の電源供給ラインとの間に設けら
れると共に前記第１の電源供給ラインに所定の電源が供
給されたときには前記バッファと前記第１の電源供給ラ
インとを接続し、供給されないときには前記バッファと
前記第１の電源供給ラインとを遮断するパワーカット回
路と、前記第１の電源供給ラインに所定の電源が供給さ
れないときに入力バスをローインピーダンスとするロー
インピーダンス化回路と、前記ローインピーダンス化回
路に電源を供給するための第２の電源供給ラインとを備
えているので、半導体メモリの消費電流を抑えると共に
その信頼性を向上させることができる。

また、請求項２に記載の入出力バッファ回路は、少なく
とも一つの双方向バッファと、前記バッファに電源を供
給するための第１の電源供給ラインと、前記バッファと
前記第１の電源供給ラインとの間に設けられると共に前
記第１の電源供給ラインに所定の電源が供給されたとき
には前記バッファと前記第１の電源供給ラインとを接続
し、供給されないときには前記バッファと前記第１の電
源供給ラインとを遮断するパワーカット回路と、前記第
１の電源供給ラインに所定の電源が供給されないときに
入出力バスをローインピーダンスとするローインピーダ
ンス化回路と、前記ローインピーダンス化回路に電源を
供給するための第２の電源供給ラインとを備えているの
で、半導体メモリの消費電流を抑えると共にその信頼性
を向上させることができる。

請求項３に記載の携帯形半導体記憶装置は、半導体メモ
リと、前記半導体メモリに接続された内部電源ラインと
、外部入力電源ラインと、前記外部入力電源ラインの電
圧が所定のしきい値を越えた場合のみ前記外部入力電源
ラインを前記内部電源ラインに接続する電源制御回路と
、前記半導体メモリの入力バスに連結された単方向バッ
ファと、前記半導体メモリの入出力バスに連結された双
方向バッファと、前記外部入力電源ラインの電圧が前記
しきい値を越えた場合には前記単方向バッファ及び前記
双方向バッファを前記外部入力電源ラインに接続し、前
記しきい値以下の場合には前記単方向バッファ及び前記
双方向バッファを前記外部入力電源ラインから遮断する
パワーカット手段と、前記外部入力電源ラインの電圧が
前記しきい値以下の場合に前記半導体メモリの入力バス
及び入出力バスをローインピーダンスとするローインピ
ーダンス化手段とを備えているので、スタンバイ時の消
費電流を少なくすると共に記憶装置の信頼性を向上させ
ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る携帯形半導体記憶装
置を示すブロック図、第２図は第１図の記憶装置に用い
られた入力バッファ回路を示す回路図、第３図は第１図
の記憶装置に用いられた入出力バッファ回路を示す回路
図、第４図は第１図の記憶装置に用いられたデコーダを
示す回路図、第５図は入力バッファ回路に用いられたパ
ワー力・ント回路の変形例を示す回路図、第６図は入カ
バ・・ソファ回路に用いられたローインピータンス化回
路の変形例を示す回路図、第７図は入出カバ・ソファ回
路に用いられたローインピーダンス化回路の変形例を示
す回路図、第８図は他の実施例に係る携帯形半導体記憶
装置を示すブロック図、第９図は従来の携帯形半導体記
憶装置を示すブロック図、第１０図は第９図の記憶装置
における不揮発メモリの入力部を示す回路図である。 図において、（１）はスタティックＲＡＭ、（２）は大
力バッファ回路、（３）は入出力バッファ回路、（４）
は不揮発メモリ、（６）は電源制御回路、（７）は単方
向バッファ回路、（８）及び（１０）はローインピーダ
ンス化回路、（９〉は双方向バッファ回路、（１３）は
外部入力電源ライン、（１４）は内部電源ライン、（１
６）はアドレスバス、（１７）はアウトプットイネーブ
ル信号線、（１８）はライトイネーブル信号線、＜２０
）はデータバス、（３１）及び（５０）はパワーカット
回路、（３２ａ）及び（３２ｂ）は単方向バッファ、（
５１ａ）〜（５１ｄ）は３ステート・ノンインバータで
ある。 なお、各図中同一符号は同一または相当部分を示す。

Claims (3)

【特許請求の範囲】
1. （１）半導体メモリの入力バスに連結される入力バッフ
   ァ回路であって、 少なくとも一つの単方向バッファと、 前記バッファに電源を供給するための第１の電源供給ラ
   インと、 前記バッファと前記第１の電源供給ラインとの間に設け
   られると共に前記第１の電源供給ラインに所定の電源が
   供給されたときには前記バッファと前記第１の電源供給
   ラインとを接続し、供給されないときには前記バッファ
   と前記第１の電源供給ラインとを遮断するパワーカット
   回路と、前記第１の電源供給ラインに所定の電源が供給
   されないときに入力バスをローインピーダンスとするロ
   ーインピーダンス化回路と、 前記ローインピーダンス化回路に電源を供給するための
   第２の電源供給ラインと を備えたことを特徴とする入力バッファ回路。
2. （２）半導体メモリの入出力バスに連結される入出力バ
   ッファ回路であって、 少なくとも一つの双方向バッファと、 前記バッファに電源を供給するための第１の電源供給ラ
   インと、 前記バッファと前記第１の電源供給ラインとの間に設け
   られると共に前記第１の電源供給ラインに所定の電源が
   供給されたときには前記バッファと前記第１の電源供給
   ラインとを接続し、供給されないときには前記バッファ
   と前記第１の電源供給ラインとを遮断するパワーカット
   回路と、前記第１の電源供給ラインに所定の電源が供給
   されないときに入出力バスをローインピーダンスとする
   ローインピーダンス化回路と、 前記ローインピーダンス化回路に電源を供給するための
   第２の電源供給ラインと を備えたことを特徴とする入出力バッファ回路。
3. （３）半導体メモリと、 前記半導体メモリに接続された内部電源ラインと、 外部入力電源ラインと、 前記外部入力電源ラインの電圧が所定のしきい値を越え
   た場合のみ前記外部入力電源ラインを前記内部電源ライ
   ンに接続する電源制御回路と、前記半導体メモリの入力
   バスに連結された単方向バッファと、 前記半導体メモリの入出力バスに連結された双方向バッ
   ファと、 前記外部入力電源ラインの電圧が前記しきい値を越えた
   場合には前記単方向バッファ及び前記双方向バッファを
   前記外部入力電源ラインに接続し、前記しきい値以下の
   場合には前記単方向バッファ及び前記双方向バッファを
   前記外部入力電源ラインから遮断するパワーカット手段
   と、 前記外部入力電源ラインの電圧が前記しきい値以下の場
   合に前記半導体メモリの入力バス及び入出力バスをロー
   インピーダンスとするローインピーダンス化手段と を備えたことを特徴とする携帯形半導体記憶装置。