JPH041992A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH041992A JPH041992A JP2102134A JP10213490A JPH041992A JP H041992 A JPH041992 A JP H041992A JP 2102134 A JP2102134 A JP 2102134A JP 10213490 A JP10213490 A JP 10213490A JP H041992 A JPH041992 A JP H041992A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 238000001514 detection method Methods 0.000 claims abstract description 25
- 230000014759 maintenance of location Effects 0.000 claims description 19
- 239000000758 substrate Substances 0.000 abstract description 7
- 102100039435 C-X-C motif chemokine 17 Human genes 0.000 abstract 1
- 101000889048 Homo sapiens C-X-C motif chemokine 17 Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 2
- OJIJEKBXJYRIBZ-UHFFFAOYSA-N cadmium nickel Chemical compound [Ni].[Cd] OJIJEKBXJYRIBZ-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/141—Battery and back-up supplies
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
本発明は半導体記憶装置に係わり、特に電池によりバッ
クアップを行うものに関する。
クアップを行うものに関する。
(従来の技術)
半導体記憶装置は、リードオンリメモリ(ROM)とラ
ンダムアクセスメモリ(RAM)とに大別され、RAM
はその殆どが揮発性であって、電源の供給を止められる
とメモリセルに書き込まれたデータは消失する。
ンダムアクセスメモリ(RAM)とに大別され、RAM
はその殆どが揮発性であって、電源の供給を止められる
とメモリセルに書き込まれたデータは消失する。
近年普及してきた各種OA機器には、半導体記憶装置と
してRAMが多く用いられており、通常時に用いている
電源の供給を停止した場合は、製品に内蔵した電池によ
りデータの保持を行うものが多い。このような電池バッ
クアップを行う従来のシステムを、第5図に示す。
してRAMが多く用いられており、通常時に用いている
電源の供給を停止した場合は、製品に内蔵した電池によ
りデータの保持を行うものが多い。このような電池バッ
クアップを行う従来のシステムを、第5図に示す。
半導体記憶装置52は、通常は直流電源51より電力の
供給を受けており、この供給が停止された場合は電池バ
ックアップ回路57から供給を受ける。そして半導体記
憶装置52と直流電源51との間には、電源切り換え回
路56と電池バックアップ回路57とが直列に接続され
ている。
供給を受けており、この供給が停止された場合は電池バ
ックアップ回路57から供給を受ける。そして半導体記
憶装置52と直流電源51との間には、電源切り換え回
路56と電池バックアップ回路57とが直列に接続され
ている。
直流電源51の電源端子OUTからは、通常は5Vの電
圧が出力されている。この場合はツェナーダイオードD
1と抵抗R53との間に電流iが流れ、抵抗R53の両
端に発生する電圧によって、抵抗R52にはバイポーラ
トランジスタ54のベース電流が流れる。この抵抗R5
2の両端に電圧が発生してバイポーラトランジスタ58
がオンし、直流電源51の出力が半導体記憶装置52の
電源端子Vcc2と接地端子VSSとの間に印加される
。
圧が出力されている。この場合はツェナーダイオードD
1と抵抗R53との間に電流iが流れ、抵抗R53の両
端に発生する電圧によって、抵抗R52にはバイポーラ
トランジスタ54のベース電流が流れる。この抵抗R5
2の両端に電圧が発生してバイポーラトランジスタ58
がオンし、直流電源51の出力が半導体記憶装置52の
電源端子Vcc2と接地端子VSSとの間に印加される
。
ここで、電池バックアップ用回路57の電池Eには充電
可能なニッケル・カドミウム(Ni−Cd )電池等が
用いられており、抵抗R55を介して充電される状態と
なる。
可能なニッケル・カドミウム(Ni−Cd )電池等が
用いられており、抵抗R55を介して充電される状態と
なる。
第6図のように、直流電源51の出力が時点t1から低
下し始め、電源端子OUTと接地端子GNDとの間の電
圧がツェナーダイオードD1の降伏電圧以下になると、
ツェナーダイオードD1がオフ状態となる。これにより
、Iくイポーラトランジスタ54及び58は共にオフし
、コンデンサC3に蓄積された電荷は抵抗R55を介し
て放電される。この場合に、ノードN1の電圧VNIか
電池Eの電圧VEに対して、ダイオードD2の接合電位
分降下した時点t2でダイオードD2のバイアス電圧は
順方向となる。この時点t2より、直流電源51に代わ
って電池バックアップ回路57の半導体記憶装置52へ
の電力供給が開始される。
下し始め、電源端子OUTと接地端子GNDとの間の電
圧がツェナーダイオードD1の降伏電圧以下になると、
ツェナーダイオードD1がオフ状態となる。これにより
、Iくイポーラトランジスタ54及び58は共にオフし
、コンデンサC3に蓄積された電荷は抵抗R55を介し
て放電される。この場合に、ノードN1の電圧VNIか
電池Eの電圧VEに対して、ダイオードD2の接合電位
分降下した時点t2でダイオードD2のバイアス電圧は
順方向となる。この時点t2より、直流電源51に代わ
って電池バックアップ回路57の半導体記憶装置52へ
の電力供給が開始される。
このように従来は、半導体記憶装置52に対する直流電
源51と電池バックアップ回路57との間での電力の切
り換えを、電源切り換え装置56により行っていた。
源51と電池バックアップ回路57との間での電力の切
り換えを、電源切り換え装置56により行っていた。
(発明が解決しようとする課題)
しかし、このような電源切り換え装置56を必要とする
ことから、基板上に半導体記憶装置52を実装する際に
実装効率の低下を招くという問題があった。
ことから、基板上に半導体記憶装置52を実装する際に
実装効率の低下を招くという問題があった。
また、バックアップ時には半導体記憶装置52はデータ
保持動作を行う必要があるか、動作制御を行う回路も併
せて実装する必要があり、実装効率は更に低下していた
。
保持動作を行う必要があるか、動作制御を行う回路も併
せて実装する必要があり、実装効率は更に低下していた
。
本発明は上記事情に鑑みてなされたものであり、実装効
率の向上をもたらし得る半導体記憶装置を提供すること
を目的とする。
率の向上をもたらし得る半導体記憶装置を提供すること
を目的とする。
(課題を解決するための手段)
本発明は、第1の電源と第2の電源とにそれぞれ接続さ
れた半導体記憶装置であって、第2の電源から出力され
る電圧が第1の電源から出力される電圧よりも相対的に
所定値よりも高くなると検知し検知信号を出力する検知
回路と、検知回路が検知信号を出力した場合に第2の電
源より電力の供給を受けるよう制御する電源切り換え回
路と、検知回路が検知信号を出力した場合に半導体記憶
装置がデータ保持状態となるように制御するデータ保持
制御回路とを備えたことを特徴としている。
れた半導体記憶装置であって、第2の電源から出力され
る電圧が第1の電源から出力される電圧よりも相対的に
所定値よりも高くなると検知し検知信号を出力する検知
回路と、検知回路が検知信号を出力した場合に第2の電
源より電力の供給を受けるよう制御する電源切り換え回
路と、検知回路が検知信号を出力した場合に半導体記憶
装置がデータ保持状態となるように制御するデータ保持
制御回路とを備えたことを特徴としている。
(作 用)
第1の電源から出力されていた電圧が低下し始め、第2
の電源から出力されている電圧の方が相対的に所定値よ
り高くなると、検知回路によってこのことが検知されて
検知信号が出力される。この出力があると、電源切り換
え回路により第2の電源から電力を供給されるよう制御
され、さらにデータ保持制御回路によって半導体記憶装
置がデータ保持状態、どなるように制御される。このよ
うな動作を行うために必要な回路を半導体記憶装置が備
えたことにより、半導体記憶装置を基板上に実装する際
に実装効率の低下か防止される。
の電源から出力されている電圧の方が相対的に所定値よ
り高くなると、検知回路によってこのことが検知されて
検知信号が出力される。この出力があると、電源切り換
え回路により第2の電源から電力を供給されるよう制御
され、さらにデータ保持制御回路によって半導体記憶装
置がデータ保持状態、どなるように制御される。このよ
うな動作を行うために必要な回路を半導体記憶装置が備
えたことにより、半導体記憶装置を基板上に実装する際
に実装効率の低下か防止される。
(実施例)
以下、本発明の一実施例について図面を参照して説明す
る。
る。
第2図に、本実施例による半導体記憶装置の概略構成を
示す。半導体記憶装置2は、二つの電源端子vccl及
び電源端子Vcc2と接地端子VSSとを備え、直流電
源1の出力端子OUTには電源端子Vccl、接地端子
GNDには接地端子VSSが接続されており、さらにバ
ックアップ用電池Eには電源端子Vcc2と接地端子V
SSとがそれぞれ接続されている。そして電源端子Ve
alと接地端子Vss間、電源端子Vcc2と接地端子
Vss間には、それぞれ平滑用のコンデンサC1及びC
2が接続されている。ここで本実施例における半導体記
憶装置2の内部には、直流電源1の出力が低下しバック
アップ用電池Eの電圧の方が相対的に所定レベルよりも
高くなると検知する回路と、検知されるとバックアップ
用電池Eに切り換える回路と、保持状態となるよう制御
する回路とが内蔵されている。
示す。半導体記憶装置2は、二つの電源端子vccl及
び電源端子Vcc2と接地端子VSSとを備え、直流電
源1の出力端子OUTには電源端子Vccl、接地端子
GNDには接地端子VSSが接続されており、さらにバ
ックアップ用電池Eには電源端子Vcc2と接地端子V
SSとがそれぞれ接続されている。そして電源端子Ve
alと接地端子Vss間、電源端子Vcc2と接地端子
Vss間には、それぞれ平滑用のコンデンサC1及びC
2が接続されている。ここで本実施例における半導体記
憶装置2の内部には、直流電源1の出力が低下しバック
アップ用電池Eの電圧の方が相対的に所定レベルよりも
高くなると検知する回路と、検知されるとバックアップ
用電池Eに切り換える回路と、保持状態となるよう制御
する回路とが内蔵されている。
第1図に、この半導体記憶装置2が内蔵している各回路
の構成を示す。検知回路は、直流電源1に接続されてい
る電源端子Vcclと接地VSS端子との間に直列に接
続されたPチャネルトランジスタ21と抵抗R22とで
構成されており、直流電源1の出力に応じてノードN1
の電圧■1が変化する。電源切り換え回路は、出力電圧
v1を人力されるインバータ24、バックアップ用電池
Eに接続された電源端子Vcc2より電圧VEを人力さ
れるインバータ23、インバータ24及び23の出力を
人力されるNOR回路25、このNOR回路25の出力
を入力されるインバータ26、インバータ26の出力端
のノードN2の電圧v2をゲートに入力されるPチャネ
ルトランジスタ27、電源端子V cc2にゲートが接
続され、この電源端子Vcc2とチップ内部の電圧端子
VINTとの間にドレインとソースが接続されたNチャ
ネルトランジスタ29とを有している。そしてデータ保
持制御回路は、NOR回路25の出力端のノードN3の
電圧V3とリフレッシュ信号RFSFIとを入力されて
、データ保持制御信号Φを出力するNAND回路31で
構成されている。
の構成を示す。検知回路は、直流電源1に接続されてい
る電源端子Vcclと接地VSS端子との間に直列に接
続されたPチャネルトランジスタ21と抵抗R22とで
構成されており、直流電源1の出力に応じてノードN1
の電圧■1が変化する。電源切り換え回路は、出力電圧
v1を人力されるインバータ24、バックアップ用電池
Eに接続された電源端子Vcc2より電圧VEを人力さ
れるインバータ23、インバータ24及び23の出力を
人力されるNOR回路25、このNOR回路25の出力
を入力されるインバータ26、インバータ26の出力端
のノードN2の電圧v2をゲートに入力されるPチャネ
ルトランジスタ27、電源端子V cc2にゲートが接
続され、この電源端子Vcc2とチップ内部の電圧端子
VINTとの間にドレインとソースが接続されたNチャ
ネルトランジスタ29とを有している。そしてデータ保
持制御回路は、NOR回路25の出力端のノードN3の
電圧V3とリフレッシュ信号RFSFIとを入力されて
、データ保持制御信号Φを出力するNAND回路31で
構成されている。
このような構成を備えた半導体記憶装置における電源切
り換え及びデータ保持動作について、各電圧の動作波形
を示した第3図及び第4図を用いて説明する。先ず第3
図に示されたように、直流電源1の出力電圧vcclが
上昇していく場合を考える。検知回路のPチャネルトラ
ンジスタ21のフンダクタンスgが抵抗R22の逆数よ
りも十分大きく調節されているため、電圧VcclがP
チャネルトランジスタ21の閾値電圧IVtplを超え
た時点から、ノードN1の電圧v1が上昇し始める。そ
して電圧v1がインバータ24の回路閾値電圧VMIを
超えると、インバータ24の出力は反転しロウレベルと
なる。
り換え及びデータ保持動作について、各電圧の動作波形
を示した第3図及び第4図を用いて説明する。先ず第3
図に示されたように、直流電源1の出力電圧vcclが
上昇していく場合を考える。検知回路のPチャネルトラ
ンジスタ21のフンダクタンスgが抵抗R22の逆数よ
りも十分大きく調節されているため、電圧VcclがP
チャネルトランジスタ21の閾値電圧IVtplを超え
た時点から、ノードN1の電圧v1が上昇し始める。そ
して電圧v1がインバータ24の回路閾値電圧VMIを
超えると、インバータ24の出力は反転しロウレベルと
なる。
またインバータ23の回路閾値電圧VM2は、電源端子
V cc2に接続されたバックアップ用電池Eの出力電
圧VBよりも低いことがら、インバータ23の出力はロ
ウレベルとなる。これにより、NOR回路25の出力電
圧v3はハイレベルとなり、インバータ26からはロウ
レベルの電圧v2が出力される。この電圧v2がゲート
に印加されてPチャネルトランジスタ27がオンし、チ
ップ内部の電源端子VINTは電源Vcclに接続され
、直流電源1より電力の供給を受けることになる。
V cc2に接続されたバックアップ用電池Eの出力電
圧VBよりも低いことがら、インバータ23の出力はロ
ウレベルとなる。これにより、NOR回路25の出力電
圧v3はハイレベルとなり、インバータ26からはロウ
レベルの電圧v2が出力される。この電圧v2がゲート
に印加されてPチャネルトランジスタ27がオンし、チ
ップ内部の電源端子VINTは電源Vcclに接続され
、直流電源1より電力の供給を受けることになる。
ここで第3図のように、インバータ18の出力電圧V2
がハイレベルからロウレベルに反転するときの電源電圧
Vcclの電圧をVcとすると、この電圧VCとバック
アップ用電池Eの電圧VEとはVc >VEの関係にあ
る。
がハイレベルからロウレベルに反転するときの電源電圧
Vcclの電圧をVcとすると、この電圧VCとバック
アップ用電池Eの電圧VEとはVc >VEの関係にあ
る。
またバックアップ用電池Eは、電源端子Vcclと直流
に接続された抵抗R28を介して、直流電源1により充
電される。
に接続された抵抗R28を介して、直流電源1により充
電される。
次に、直流電源1の電圧Vealが低下し始めて電圧V
Cを下回ると、インバータ26の出力電圧V2は反転し
てハイレベルとなり、Pチャネルトランジスタ27はオ
フする。この時点より、チップ内部に蓄えられた電荷が
電源端子VINTがら抵抗R28を介して放電されて、
電圧VINTは降下する。そして第4図に示されたよう
に、Nチャネルトランジスタ29の閾値電圧をVTNと
した場合に、V INT < VB −VTNとなった
時点がら、Nチャネルトランジスタ29がオンし、内部
電源VINT端子は電源端子Vcc2に接続されて、バ
ックアップ用電池Eより電力供給を受けることになる。
Cを下回ると、インバータ26の出力電圧V2は反転し
てハイレベルとなり、Pチャネルトランジスタ27はオ
フする。この時点より、チップ内部に蓄えられた電荷が
電源端子VINTがら抵抗R28を介して放電されて、
電圧VINTは降下する。そして第4図に示されたよう
に、Nチャネルトランジスタ29の閾値電圧をVTNと
した場合に、V INT < VB −VTNとなった
時点がら、Nチャネルトランジスタ29がオンし、内部
電源VINT端子は電源端子Vcc2に接続されて、バ
ックアップ用電池Eより電力供給を受けることになる。
このようにして、電源の切り換えが行われる。
電源がバックアップ用電池Eに切り換わった場合には、
半導体記憶装置t2はデータ保持状態になる必要がある
。この場合には、NOR回路25がらはロウレベルの電
圧v3が出力されている。よって、データ保持制御回路
を構成するNAND回路31から、ハイレベルのデータ
保持制御信号Φが出力されてデータ保持状態となる。ま
た、ロウレベルのリフレッシュ制御信号RPSHカN
A N D Qn路31に入力された場合にも、同様に
データ保持状態となる。
半導体記憶装置t2はデータ保持状態になる必要がある
。この場合には、NOR回路25がらはロウレベルの電
圧v3が出力されている。よって、データ保持制御回路
を構成するNAND回路31から、ハイレベルのデータ
保持制御信号Φが出力されてデータ保持状態となる。ま
た、ロウレベルのリフレッシュ制御信号RPSHカN
A N D Qn路31に入力された場合にも、同様に
データ保持状態となる。
ここで、直流電源1の電圧V eelが0■となっても
、バックアップ用電池Eにより電圧VEがチップ内部の
電圧端子VINTに印加されている場合に、データ保持
制御信号Φがロウレベルを保持することができるように
、電圧端子VINTとNOR回路25の出力端との間に
抵抗R30が接続されており、NOR回路25の反転動
作を妨げないようにその抵抗値が設定されている。
、バックアップ用電池Eにより電圧VEがチップ内部の
電圧端子VINTに印加されている場合に、データ保持
制御信号Φがロウレベルを保持することができるように
、電圧端子VINTとNOR回路25の出力端との間に
抵抗R30が接続されており、NOR回路25の反転動
作を妨げないようにその抵抗値が設定されている。
このようにして、直流電源1からの出力電圧Veclが
低下した場合にも、バックアップ用電池Eに速やかに切
り換わって電力の供給がなされ、さらにデータ保持状態
となる。このような電源切り換え動作及びデータ保持制
御動作を行う回路を本実施例の半導体記憶装置は内蔵し
ているため、半導体基板上に実装する際に電源を接続す
るのみで足り、実装効率が改善される。
低下した場合にも、バックアップ用電池Eに速やかに切
り換わって電力の供給がなされ、さらにデータ保持状態
となる。このような電源切り換え動作及びデータ保持制
御動作を行う回路を本実施例の半導体記憶装置は内蔵し
ているため、半導体基板上に実装する際に電源を接続す
るのみで足り、実装効率が改善される。
上述した実施例は一例であって、本発明を限定するもの
ではない。例えば検知回路、電源切り換え回路及びデー
タ保持制御回路は、それぞれ第1図に示されたものと回
路構成自体が同一である必要はない。またバックアップ
用電池Eを用いない場合には、電源電圧Vcc2端子を
電源電圧Vccl端子と短絡しておけばよい。これによ
り、インバータ26の出力V2はロウレベルに固定され
てPチャネルトランジスタ27はオンし、直流電源1か
ら電力の供給を受けることができる。このように、必ず
しもバックアップ用電池を接続しなくともよく、バック
アップを必要としないシステムに対しても用いることが
できる。このことは製品段階のみならず、製造時におけ
る試験においても同様である。
ではない。例えば検知回路、電源切り換え回路及びデー
タ保持制御回路は、それぞれ第1図に示されたものと回
路構成自体が同一である必要はない。またバックアップ
用電池Eを用いない場合には、電源電圧Vcc2端子を
電源電圧Vccl端子と短絡しておけばよい。これによ
り、インバータ26の出力V2はロウレベルに固定され
てPチャネルトランジスタ27はオンし、直流電源1か
ら電力の供給を受けることができる。このように、必ず
しもバックアップ用電池を接続しなくともよく、バック
アップを必要としないシステムに対しても用いることが
できる。このことは製品段階のみならず、製造時におけ
る試験においても同様である。
以上説明したように本発明の半導体記憶装置は、第1の
電源からの電力の供給か停止されて第2の電源へ切り換
える場合に、第2の電源からの出力電圧の方が第1の電
源からの出力電圧より相対的に所定値より高くなること
を検知する検知回路と、第2の電源から電力を供給され
るよう制御する電源切り換え回路と、データ保持状態と
なるよう制御するデータ保持制御回路とを備えているた
め、半導体基板を基板上に実装する際に実装効率の低下
が防止され、高密度実装化を達成することができる。
電源からの電力の供給か停止されて第2の電源へ切り換
える場合に、第2の電源からの出力電圧の方が第1の電
源からの出力電圧より相対的に所定値より高くなること
を検知する検知回路と、第2の電源から電力を供給され
るよう制御する電源切り換え回路と、データ保持状態と
なるよう制御するデータ保持制御回路とを備えているた
め、半導体基板を基板上に実装する際に実装効率の低下
が防止され、高密度実装化を達成することができる。
第1図は本発明の一実施例による半導体記憶装置の構成
を示した回路図、第2図は同装置と直流電源及びバック
アップ用電池との接続関係を示した回路図、第3図は同
装置における各電圧の波形を示した動作波形図、第4図
は同装置における各電圧の波形を示した動作波形図、第
5図は従来の半導体記憶装置と直流電源及びバックアッ
プ用電池との接続関係を示した回路図、第6図は同装置
における各電圧の波形を示した動作波形図である。 1・・・直流電源、2・・・半導体記憶装置、21゜2
7・・・Pチャネルトランジスタ、29・・Nチャネル
トランジスタ、R22,R28,R30・・・抵抗、2
3.24.26・・・インバータ、25・・・NOR回
路、31・・・NAND回路。
を示した回路図、第2図は同装置と直流電源及びバック
アップ用電池との接続関係を示した回路図、第3図は同
装置における各電圧の波形を示した動作波形図、第4図
は同装置における各電圧の波形を示した動作波形図、第
5図は従来の半導体記憶装置と直流電源及びバックアッ
プ用電池との接続関係を示した回路図、第6図は同装置
における各電圧の波形を示した動作波形図である。 1・・・直流電源、2・・・半導体記憶装置、21゜2
7・・・Pチャネルトランジスタ、29・・Nチャネル
トランジスタ、R22,R28,R30・・・抵抗、2
3.24.26・・・インバータ、25・・・NOR回
路、31・・・NAND回路。
Claims (1)
- 【特許請求の範囲】 第1の電源と第2の電源とにそれぞれ接続された半導体
記憶装置において、 前記第2の電源から出力される電圧が、前記第1の電源
から出力される電圧よりも相対的に所定値よりも高くな
ると検知し検知信号を出力する検知回路と、 前記検知回路が検知信号を出力した場合に、前記第2の
電源より電力の供給を受けるよう制御する電源切り換え
回路と、 前記検知回路が検知信号を出力した場合に、前記半導体
記憶装置がデータ保持状態となるように制御するデータ
保持制御回路とを備えたことを特徴とする半導体記憶装
置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2102134A JPH041992A (ja) | 1990-04-18 | 1990-04-18 | 半導体記憶装置 |
KR1019910006066A KR950000499B1 (ko) | 1990-04-18 | 1991-04-16 | 반도체 기억장치 |
US07/687,187 US5278798A (en) | 1990-04-18 | 1991-04-18 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2102134A JPH041992A (ja) | 1990-04-18 | 1990-04-18 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH041992A true JPH041992A (ja) | 1992-01-07 |
Family
ID=14319298
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2102134A Pending JPH041992A (ja) | 1990-04-18 | 1990-04-18 | 半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5278798A (ja) |
JP (1) | JPH041992A (ja) |
KR (1) | KR950000499B1 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0718174A2 (en) | 1994-12-21 | 1996-06-26 | Mitsubishi Denki Kabushiki Kaisha | Electric power steering apparatus |
US6542148B1 (en) * | 1999-03-31 | 2003-04-01 | Mitsubishi Denki Kabushiki Kaisha | Cursor display device for use with a multi-display system |
US7782298B2 (en) | 2003-05-01 | 2010-08-24 | Thomson Licensing | Multimedia user interface |
KR20180003312U (ko) | 2017-05-16 | 2018-11-26 | 남송학 | 구근줄기 절단 및 선별 배출장치 |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5734204A (en) * | 1993-03-17 | 1998-03-31 | Canon Kabushiki Kaisha | Backup apparatus |
JP2727921B2 (ja) * | 1993-08-13 | 1998-03-18 | 日本電気株式会社 | 半導体集積回路装置 |
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JPS5992491A (ja) * | 1982-11-18 | 1984-05-28 | Hitachi Ltd | 半導体メモリ集積回路装置 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55105891A (en) * | 1979-01-30 | 1980-08-13 | Sharp Corp | Refresh system for dynamic memory |
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-
1990
- 1990-04-18 JP JP2102134A patent/JPH041992A/ja active Pending
-
1991
- 1991-04-16 KR KR1019910006066A patent/KR950000499B1/ko not_active IP Right Cessation
- 1991-04-18 US US07/687,187 patent/US5278798A/en not_active Expired - Lifetime
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KR20180003312U (ko) | 2017-05-16 | 2018-11-26 | 남송학 | 구근줄기 절단 및 선별 배출장치 |
Also Published As
Publication number | Publication date |
---|---|
KR910019050A (ko) | 1991-11-30 |
KR950000499B1 (ko) | 1995-01-24 |
US5278798A (en) | 1994-01-11 |
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