JP2984522B2 - Circuit verification system - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は回路検証システムに関
し、特に所定の回路に入力される信号のタイミング等に
よって誤動作が発生する可能性が有るか否か等を検証す
る回路検証システムに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit verification system, and more particularly to a circuit verification system for verifying whether or not a malfunction may occur due to the timing of a signal input to a predetermined circuit.
【０００２】[0002]
【従来の技術】少なくとも１つの入力端子及び出力端子
をもち、これらの入力端子に入力された信号に対し所定
の単位の処理を行い出力端子から出力する、例えばフリ
ップフロップやＮＡＮＤゲートなどの単位ゲート回路の
複数個を互いに接続し、少なくとも１つ設けられた外部
入力端子から入力された信号に対して所定の処理を行い
その処理結果を外部出力端子から出力する回路に対し、
誤動作が発生する可能性が有るか否か等を検証する従来
の回路検証システムにおいては、一般的には、上記回路
（以下、検証対象の回路という）の各単位ゲート回路に
対し、これら単位ゲート回路の動作がクリティカルとな
るよう信号のテストパターンを設計，作成してこのテス
トパターンにより遅延シミュレーションを行った後、フ
リップフロップに対しては更にタイミング・シミュレー
ションを行っていた。2. Description of the Related Art A unit gate such as a flip-flop or a NAND gate, which has at least one input terminal and an output terminal, processes a signal input to these input terminals in a predetermined unit, and outputs the processed signal from an output terminal. A circuit that connects a plurality of circuits to each other, performs predetermined processing on a signal input from at least one external input terminal, and outputs a processing result from an external output terminal,
In a conventional circuit verification system for verifying whether or not a malfunction may occur, generally, each unit gate circuit of the circuit (hereinafter referred to as a circuit to be verified) is A signal test pattern is designed and created so that the operation of the circuit becomes critical, a delay simulation is performed using the test pattern, and then a timing simulation is further performed on the flip-flop.
【０００３】この例（第１の例）では、遅延シミュレー
ションを行った後、更にフリップフロップに関してタイ
ミング・シミュレーションを行う構成となっており、二
度手間となる上タイミング・シミュレーションには時間
がかかるため、効率的な回路検証，回路設計ができなか
った。In this example (first example), after a delay simulation is performed, a timing simulation is further performed on a flip-flop, which is troublesome twice and takes a long time for the timing simulation. And efficient circuit verification and circuit design could not be performed.
【０００４】この問題を解決するために、検証対象のフ
リップフロップに並列に、このフリップフロップに入力
される信号に対しタイミングの検証ができるタイミング
検証回路を設け、テストパターンによる遅延シミュレー
ションと同時に、フリップフロップに対するタイミング
検討ができるようにした例がある（例えば、特開平２−
１７３７１号公報参照）。In order to solve this problem, a timing verification circuit capable of verifying the timing of a signal input to the flip-flop to be verified is provided in parallel with the flip-flop to be verified. There is an example in which the timing of a loop can be considered (for example,
17371).
【０００５】図４は遅延シミュレーションと同時にフリ
ップフロップのタイミング検証を行う回路検証システム
のタイミング検証回路とその周辺の回路図、図５はこの
タイミング検証回路の各部信号のタイミング図である。FIG. 4 is a circuit diagram of a timing verification circuit of a circuit verification system for performing timing verification of a flip-flop simultaneously with a delay simulation and its peripheral circuits, and FIG. 5 is a timing chart of signals of various parts of the timing verification circuit.
【０００６】この回路検証システム（第２の例）のタイ
ミング検証回路２０は、検証対象のフリップフロップ１
０ａに入力されるクロック信号ＣＫ１の４倍の周波数の
クロック信号ＣＫ４をそれぞれクロック信号入力端子Ｃ
Ｋに入力し、フリップフロップ１０ａへのセット信号
Ｓ，リセット信号Ｒ及びデータＤ１をデータ入力端子Ｄ
にそれぞれ対応して入力するフリップフロップＦＦ１，
ＦＦ２，ＦＦ３と、これらフリップフロップＦＦ１，Ｆ
Ｆ２，ＦＦ３それぞれの出力Ｑとデータ入力端子Ｄへの
入力信号との排他的論理和（ＥＸ−ＯＲ）をとるＥＸ−
ＯＲゲートＥＯＧ１〜ＥＯＧ３と、それぞれクロック信
号ＣＫ１とこのクロック信号ＣＫ１の２倍の周波数のク
ロック信号ＣＫ２とＥＸ−ＯＲゲートＥＯＧ１〜ＥＯＧ
３の出力信号のうちの互いに異なる１つとを入力するＡ
ＮＤゲートＡＧ１〜ＡＧ３とを備えた構成となってい
る。[0006] The timing verification circuit 20 of this circuit verification system (second example) includes a flip-flop 1 to be verified.
A clock signal CK4 having a frequency four times the frequency of the clock signal CK1 input to the clock signal input terminal C
K, a set signal S, a reset signal R, and data D1 to the flip-flop 10a are input to a data input terminal D.
And flip-flops FF1, which are input corresponding to
FF2, FF3 and these flip-flops FF1, F
EX- which takes the exclusive OR (EX-OR) of the output Q of each of F2 and FF3 and the input signal to the data input terminal D
OR gates EOG1 to EOG3, a clock signal CK1, a clock signal CK2 having twice the frequency of the clock signal CK1, and EX-OR gates EOG1 to EOG, respectively.
A that inputs different ones of the three output signals
The configuration includes ND gates AG1 to AG3.
【０００７】クロック信号ＣＫ１の立上りタイミングｔ
１に対し、データＤ１がｔ２のタイミングで立上った場
合、フリップフロップＦＦ３の出力Ｑはｔ３のタイミン
グのクロック信号ＣＫ４の立上りに同期して立上る。こ
の信号とデータＤ１とによりＥＸ−ＯＲゲートＥＯＧ３
の出力には短いパルス幅のパルスが発生する。さらにこ
のＥＸ−ＯＲゲートＥＯＧ３の出力とクロック信号ＣＫ
１，ＣＫ２とにより３入力のＡＮＤゲートＡＧ３の出力
端の外部出力端子にスパイク状のパルスが発生し、クリ
ティカルな動作タイミングによるスパイクノイズが発生
することが検証できる。また、ｔ４のタイミングでデー
タＤ１が立上る場合には、ＡＮＤゲートＡＧ３の出力端
からはスパイク状のパルスは発生せず、タイミングとし
て問題ないことがわかる。The rising timing t of the clock signal CK1
In contrast, when the data D1 rises at the timing of t2, the output Q of the flip-flop FF3 rises in synchronization with the rising of the clock signal CK4 at the timing of t3. An EX-OR gate EOG3 is generated by this signal and data D1.
Generates a pulse having a short pulse width. Further, the output of the EX-OR gate EOG3 and the clock signal CK
It can be verified that a spike-like pulse is generated at the external output terminal at the output terminal of the three-input AND gate AG3 by 1 and CK2, and that spike noise due to critical operation timing is generated. Further, when the data D1 rises at the timing of t4, no spike-like pulse is generated from the output terminal of the AND gate AG3, which indicates that there is no problem in timing.
【０００８】[0008]
【発明が解決しようとする課題】上述した従来の回路検
証システムは、第１の例では、テストパターンによる遅
延シミュレーションを行った後、更にフリップフロップ
に関してタイミング・シミュレーションを行う構成とな
っているので、二度手間となる上タイミング・シミュレ
ーションに時間がかかるため効率的な回路検証，回路設
計が行えないという問題点があり、第２の例では、検証
対象のフリップフロップと並列にタイミング検証回路を
設けてこのフリップフロップに関するタイミングの検証
を、テストパターンによる遅延シミュレーションと同時
に行う構成となっているので、回路検証，回路設計の効
率はかなり改善されるものの依然としてテストパターン
による遅延シミュレーションが残っており、テストパタ
ーンの設計，遅延シミュレーションの実行等に時間がか
かり、回路検証，回路設計の完了が遅れるという問題点
があった。In the first example, the above-described conventional circuit verification system is configured to perform a delay simulation using a test pattern and then perform a timing simulation on a flip-flop. There is a problem that it takes time and time to perform the timing simulation, which makes it difficult to perform efficient circuit verification and circuit design. In the second example, a timing verification circuit is provided in parallel with the flip-flop to be verified. Since the timing of the lever flip-flop is verified at the same time as the delay simulation using the test pattern, the efficiency of circuit verification and circuit design is considerably improved, but the delay simulation using the test pattern still remains. Pattern design, delay It takes a long time to run, such as the simulation, circuit verification, there is a problem that the completion of the circuit design is delayed.
【０００９】本発明の目的は、テストパターンの設計，
作成の必要がなく回路検証及び回路設計を短期間に行う
ことができる回路検証システムを提供することにある。An object of the present invention is to design a test pattern,
An object of the present invention is to provide a circuit verification system capable of performing circuit verification and circuit design in a short time without the necessity of preparation.
【００１０】[0010]
【課題を解決するための手段】本発明の回路検証システ
ムは、それぞれ少なくとも１つの入力端子及び出力端子
をもち前記入力端子に入力された信号に対し所定の単位
処理を行い前記出力端子から出力する複数の単位ゲート
回路を互いに接続し少なくとも１つの外部入力端子から
入力された信号に対して所定の処理を行いその処理結果
を外部出力端子から出力する検証対象の回路を所定の形
態で入力する検証対象回路入力手段と、前記検証対象の
回路にどんなクロック信号が使用されるかを識別するク
ロック信号識別手段と、前記検証対象の回路の入力信号
及び生成信号の全てに対してこれら信号が前記クロック
信号のどれに同期しているかを調査する同期調査手段
と、前記検証対象の回路の所定の単位ゲート回路の所定
の入力端子から外部入力端子方向へ向って信号経路を溯
り全ての信号経路を導き出す信号経路導出手段と、所定
の条件のときにはスパイクノイズが発生する可能性があ
ると予め認められたスパイク発生可能性回路のデータを
記憶する記憶手段と、前記検証対象の回路の所定の単位
ゲート回路の入力端子の信号経路に対し前記記憶手段の
スパイク発生可能性回路のデータ及び同期調査手段によ
る調査結果を参照してこれら信号経路中にスパイクノイ
ズ発生可能性回路が存在するか否かを判定する判定手段
と、この判定手段による判定結果を出力する出力手段と
を有している。A circuit verification system according to the present invention has at least one input terminal and at least one output terminal, performs predetermined unit processing on a signal input to the input terminal, and outputs the processed signal from the output terminal. Verification for connecting a plurality of unit gate circuits to each other, performing predetermined processing on a signal input from at least one external input terminal, and outputting a processing result from the external output terminal, in a predetermined form, a verification target circuit Target circuit input means, clock signal identification means for identifying what clock signal is used for the circuit to be verified, and clock signals for all input signals and generated signals of the circuit to be verified. A synchronization check means for checking which of the signals is synchronized, and an external input from a predetermined input terminal of a predetermined unit gate circuit of the circuit to be verified. A signal path deriving unit that traces a signal path in the direction of the force terminal and derives all signal paths, and stores data of a spike occurrence possibility circuit that is recognized in advance as a possibility of spike noise under predetermined conditions. The storage means for performing the above-mentioned operation, referring to the data of the spike occurrence possibility circuit of the storage means and the result of the check by the synchronization check means for the signal path of the input terminal of the predetermined unit gate circuit of the circuit to be verified. Has a determining means for determining whether or not a spike noise occurrence possibility circuit exists, and an output means for outputting a determination result by the determining means.
【００１１】また、判定手段が、記憶手段の記憶データ
を参照して、所定の単位ゲート回路の所定の入力端子に
対する信号経路を溯り到達した回路，端子が外部入力端
子でありこの外部入力端子がクロック信号入力用でなく
かつこの信号経路の単位ゲート回路の入力端子がセット
信号入力用，リセット信号入力用でないとき、到達した
回路，端子が中間の単位ゲート回路でありこの単位ゲー
ト回路にクロック信号入力がありかつこのクロック信号
とその他のデータ入力，信号入力とが同一クロック信号
に同期しているとき、前記中間の単位ゲート回路にクロ
ック信号入力がなく入力信号の２つ以上が同一クロック
信号に同期しておりかつこれら入力信号のうちの１つが
クロック信号でないとき、前記中間の単位ゲート回路に
クロック信号入力がなく入力信号の２つ以上が同一クロ
ック信号の同期信号でなくかつこの信号経路の単位ゲー
ト回路の入力端子がセット信号入力用，リセット信号入
力用でないとき、これら回路，端子をスパイクノイズ発
生可能性回路と判断するよう構成される。Further, the determination means refers to the data stored in the storage means, and the circuit and the terminal which have reached the signal path to the predetermined input terminal of the predetermined unit gate circuit are external input terminals, and the external input terminal is If the input terminal of the unit gate circuit of this signal path is not for inputting a set signal or reset signal, and the input terminal of the unit gate circuit is not for a clock signal input and the input terminal is an intermediate unit gate circuit, a clock signal is supplied to this unit gate circuit. When there is an input and this clock signal and other data inputs and signal inputs are synchronized with the same clock signal, there is no clock signal input to the intermediate unit gate circuit, and two or more of the input signals become the same clock signal. When synchronized and one of these input signals is not a clock signal, the clock signal input to said intermediate unit gate circuit. If two or more of the input signals are not synchronous signals of the same clock signal and the input terminals of the unit gate circuit in this signal path are not for set signal input and reset signal input, spike noise may occur in these circuits and terminals. The circuit is configured to be determined.
【００１２】[0012]
【実施例】次に本発明の実施例について図面を参照して
説明する。Next, an embodiment of the present invention will be described with reference to the drawings.
【００１３】図１は本発明の一実施例を示すブロック図
である。FIG. 1 is a block diagram showing one embodiment of the present invention.
【００１４】この実施例は、検証対象の回路を、例えば
各単位ゲート回路名、各単位ゲート回路の入力端子，出
力端子及び入力信号名，出力信号名、各単位ゲート回路
相互間の接続関係等のデータとして入力する検証対象回
路入力部１と、この検証対象回路入力部１で入力された
検証対象の回路のデータからこの検証対象の回路にどん
なクロック信号が使用されているかを識別するクロック
信号識別手段２と、検証対象の回路の入力信号及びこの
回路中で生成された信号の全てに対してこれら信号が上
記クロック信号のどれに同期しているかを調査する同期
調査手段３と、検証対象の回路の所定の単位ゲート回路
の所定の入力端子（例えばクロック信号入力用，セット
信号用リセット信号用）から外部入力端子方向に向って
信号経路を溯り全ての信号経路を導き出す信号経路導出
部と、入力信号，クロック信号，同期関係等が所定の条
件のときスパイクノイズが発生する可能性があると予め
認められたスパイクノイズ発生可能性回路のデータを記
憶する記憶部５と、検証対象の回路の単位ゲート回路の
所定の入力端子の信号経路に対し記憶部５のスパイクノ
イズ発生可能性回路のデータ及び同期調査手段３の調査
結果を参照してこれら信号経路中にスパイクノイズ発生
可能性回路が存在するか否かを判定するスパイク発生回
路の有無判定手段６と、このスパイク発生回路の有無判
定手段６による判定結果を出力する判定結果出力部７と
を有する構成となっている。In this embodiment, a circuit to be verified includes, for example, names of unit gate circuits, input terminals and output terminals of each unit gate circuit, names of input signals, names of output signals, connection relationships between unit gate circuits, and the like. And a clock signal for identifying which clock signal is used in the circuit to be verified from the data of the circuit to be verified input by the circuit input unit 1 to be verified. Identification means 2; synchronization checking means 3 for checking which input signal of the circuit to be verified and all the signals generated in the circuit are synchronized with the clock signal; A signal path is traced back from a predetermined input terminal (for example, a clock signal input, a set signal reset signal) of a predetermined unit gate circuit to an external input terminal. And a signal path deriving unit for deriving a signal path of the above, and data of a spike noise generation possibility circuit which is recognized in advance that spike noise may be generated when input signals, clock signals, synchronization relations, etc. are under predetermined conditions. These signals are referred to by referring to the data of the spike noise generation possibility circuit of the storage unit 5 and the check result of the synchronization check unit 3 with respect to the signal path of the predetermined input terminal of the unit gate circuit of the circuit to be verified. A spike generating circuit presence / absence determining unit 6 for determining whether or not a spike noise generation possibility circuit exists in the path; and a determination result output unit 7 for outputting a determination result by the spike generating circuit presence / absence determining unit 6. Configuration.
【００１５】スパイクノイズ発生可能性回路としては、
所定の単位ゲート回路の所定の入力端子に対する信号経
路を溯り到達した回路、端子が外部入力端子でありこの
外部入力端子がクロック信号入力用でなくかつ上記単位
ゲート回路の入力端子がセット信号入力用，リセット信
号入力用でない回路、中間の単位ゲート回路でありこの
単位ゲート回路にクロック信号入力がありかつこのクロ
ック信号とその他のデータ入力，信号入力とが同一クロ
ック信号に同期している回路、中間の単位ゲート回路に
クロック信号入力がなく入力信号の２つ以上が同一クロ
ック信号に同期しておりかつこれら入力信号のうちの１
つがクロック信号でない回路、中間の単位ゲート回路に
クロック信号入力がなく入力信号の２つ以上が同一クロ
ック信号の同期信号でなくかつこの信号経路の最初の単
位ゲート回路の入力端子がセット信号入力用，リセット
信号入力用でない回路などがある。As a spike noise generation possibility circuit,
A circuit that has reached the signal path to a predetermined input terminal of a predetermined unit gate circuit, the terminal is an external input terminal, and this external input terminal is not for inputting a clock signal, and the input terminal of the unit gate circuit is for inputting a set signal. A circuit not for reset signal input, a unit gate circuit in the middle, a clock signal input to this unit gate circuit, and the clock signal and other data inputs and signal inputs are synchronized with the same clock signal, an intermediate circuit Has no clock signal input to its unit gate circuit, two or more of the input signals are synchronized with the same clock signal, and one of these input signals
One is not a clock signal, the intermediate unit gate circuit does not have a clock signal input, two or more of the input signals are not synchronous signals of the same clock signal, and the input terminal of the first unit gate circuit in this signal path is for a set signal input , And a circuit not for reset signal input.
【００１６】次に、この実施例の動作について説明す
る。Next, the operation of this embodiment will be described.
【００１７】まず、検証対象の回路の諸データを入力し
た後、この検証対象の回路にどんなクロック信号が使用
されているか識別し、入力信号及び中間の生成信号等が
上記クロックのどれに同期しているかを調査する。一
方、検証対象の回路の所定の単位ゲート回路の所定の入
力端子から外部入力端子方向へ向って信号経路を溯り全
ての信号経路を導出する。そしてこの導出された信号経
路に対し、スパイク発生回路の有無判定手段６におい
て、同期調査手段３による調査結果及び記憶部５スパイ
クノイズ発生可能性回路のデータに基ずいて回路検証が
行なわれる。First, after inputting various data of the circuit to be verified, what clock signal is used for the circuit to be verified is identified, and the input signal and the intermediate generated signal are synchronized with any of the clocks. Investigate whether it is. On the other hand, a signal path is traced from a predetermined input terminal of a predetermined unit gate circuit of the circuit to be verified toward an external input terminal, and all signal paths are derived. The circuit path verification is performed on the derived signal path by the spike generation circuit presence / absence determination means 6 based on the result of the check by the synchronization check means 3 and the data of the spike noise generation possibility circuit in the storage unit 5.
【００１８】図２はこのスパイク発生回路の有無判定手
段６による回路検証手順を説明するためのフローチャー
トである。FIG. 2 is a flowchart for explaining a circuit verification procedure by the presence / absence determination means 6 of the spike generation circuit.
【００１９】まず、信号経路を溯って到達した回路，端
子が外部入力端子でその入力信号がクロック信号であれ
ば正常回路と判定する（Ｓ１，Ｓ２）。これは、クロッ
ク信号が直接検証対象の端子に入力されている場合を判
定する。外部入力端子でありその入力信号がクロック信
号でなく、検証対象の端子がセット信号入力用，リセッ
ト信号入力用であれば正常回路、そうでなければスパイ
クノイズ発生可能性回路（異常）と判定する（Ｓ１〜Ｓ
３）。これはクロック信号で同期化されていない信号が
直接検証対象端子に入力されている場合を判定する。First, if the circuit and terminal that arrived along the signal path are external input terminals and the input signal is a clock signal, it is determined that the circuit is normal (S1, S2). This is to determine the case where the clock signal is directly input to the terminal to be verified. If the input terminal is an external input terminal and the input signal is not a clock signal, and the terminal to be verified is for a set signal input or a reset signal input, the circuit is determined to be a normal circuit; (S1 to S
3). This is to determine the case where a signal not synchronized with the clock signal is directly input to the terminal to be verified.
【００２０】外部入力端子でなく（単位ゲート回路）、
単位ゲート回路にクロック端子がありデータ端子とクロ
ック端子の信号が同一クロック同期信号でなければ正常
回路と判定する（Ｓ５，Ｓ６）。データ端子とクロック
端子の信号が同一クロック同期信号であればスパイクノ
イズ発生可能性回路と判定する（Ｓ５，Ｓ６）。これ
は、データ端子とクロック端子の信号が同相の信号の場
合、その出力にスパイクノイズが発生し、スパイクノイ
ズが検証対象端子に入力される場合を判定する。Instead of an external input terminal (unit gate circuit),
If the unit gate circuit has a clock terminal and the signals at the data terminal and the clock terminal are not the same clock synchronization signal, it is determined that the circuit is normal (S5, S6). If the signals at the data terminal and the clock terminal are the same clock synchronization signal, the circuit is determined to be a spike noise generation possibility circuit (S5, S6). That is, when the signals at the data terminal and the clock terminal are in-phase, spike noise is generated at the output and the spike noise is input to the verification target terminal.
【００２１】単位ゲート回路にクロック端子がない場
合、全入力端子が同一信号であれば信号経路を溯り１段
前の回路に進み（Ｓ５，Ｓ７，Ｓ１１）、ステップＳ１
から同様の手順を繰り返す。全入力端子が同一信号でな
い場合、入力信号の２つ以上が２つ以上が同一クロック
同期信号であり、そのうち１つがクロック信号であれば
正常回路（Ｓ７，Ｓ８，Ｓ９）、なければスパイクノイ
ズ発生可能性回路と判定する。これは、クロック信号に
同期した信号が組み合わせ回路に入力されている場合、
その出力にスパイクノイズが発生して検証対象端子に入
力される場合を判定する。If there is no clock terminal in the unit gate circuit, and if all the input terminals are the same signal, the signal path goes back to the circuit one stage before (S5, S7, S11), and step S1 is performed.
And the same procedure is repeated. When all input terminals are not the same signal, two or more of the input signals are two or more of the same clock synchronizing signal. If one of them is a clock signal, a normal circuit (S7, S8, S9) is generated. Judge as a possibility circuit. This is because when a signal synchronized with the clock signal is input to the combinational circuit,
It is determined whether a spike noise is generated in the output and the spike noise is input to the verification target terminal.
【００２２】入力信号の２つ以上が同一クロック同期信
号でなく、検証対象端子がセット信号入力用，リセット
信号入力用であれば信号経路を溯って１段前の単位ゲー
ト回路に進み（Ｓ８，Ｓ１０）、ステップＳ１から同様
の手順を繰り返す。検証端子がセットリセット端子であ
る２．８がＮＯであればスパイク発生可能性回路と判定
する。これは、クロック同期化されていない信号がクロ
ック端子に入力している場合を判定する。If two or more of the input signals are not the same clock synchronizing signal and the terminals to be verified are for set signal input and reset signal input, the signal path goes back to the unit gate circuit of the previous stage (S8, S10), the same procedure is repeated from step S1. If 2.8, which is a set / reset terminal as a verification terminal, is NO, the circuit is determined to be a spike occurrence possibility circuit. This determines when a signal that is not clock synchronized is input to the clock terminal.
【００２３】図３（ａ），（ｂ）はそれぞれこの実施例
により検証される検証対象の回路の具体的な回路図及び
その各部信号のタイミング図である。FIGS. 3 (a) and 3 (b) are a specific circuit diagram of a circuit to be verified and a timing chart of signals of respective parts thereof, which are verified by this embodiment.
【００２４】検証対象のフリップフロップ１０のクロッ
ク端子ＣＫを検証の開始点とする。まず、信号経路を溯
って到達したバッファ回路１１は外部入力端子ではな
く、入力端子にクロック端子がなく全入力端子が同一信
号であるので、更に信号経路を溯って１段前の単位ゲー
ト回路に進む。２入力のＡＮＤゲート１２は外部入力端
子ではなく、入力端子にクロック端子がなく全入力端子
は同一信号でなく、入力信号Ａ，Ｂの２つが同一クロッ
ク同期信号であり、それらはクロック信号ではないの
で、スパイクノイズ発生可能性回路と判定する。The clock terminal CK of the flip-flop 10 to be verified is set as a verification start point. First, the buffer circuit 11 arriving back along the signal path is not an external input terminal, but has no clock terminal at the input terminal and all input terminals have the same signal. move on. The two-input AND gate 12 is not an external input terminal, the input terminal has no clock terminal, all input terminals are not the same signal, and two of the input signals A and B are the same clock synchronization signal, and they are not clock signals. Therefore, the circuit is determined to be a spike noise generation possibility circuit.
【００２５】入力信号Ａ，Ｂが同一クロック同期でそれ
ぞれ“０”→“１”，“１”→“０”に変化した場合、
ＡＮＤゲート１２の出力Ｃはスパイク状のパルスを発生
する。このスパイク状のパルスはバッファ回路１１の出
力にあらわれ、フリップフロップ１０のクロック端子Ｃ
Ｋに入力され、データ端子Ｄの値が正しく保持できずそ
の出力値（ＯＵＴ）は不定になる。When the input signals A and B change from "0" to "1" and "1" to "0" in synchronization with the same clock, respectively,
The output C of the AND gate 12 generates a spike-like pulse. This spike-like pulse appears at the output of the buffer circuit 11, and the clock terminal C of the flip-flop 10
K, the value of the data terminal D cannot be held correctly, and the output value (OUT) becomes undefined.
【００２６】この実施例においては、遅延シミュレーシ
ョンやタイミング・シミュレーションを行なわないの
で、テストパターンの設計や作成の必要がなく、また回
路検証による回路設計へのフィードバックが速かにで
き、回路検証，回路設計の期間の短縮することができ
る。In this embodiment, since delay simulation and timing simulation are not performed, there is no need to design or create a test pattern, and it is possible to quickly feed back circuit design by circuit verification. The design period can be shortened.
【００２７】[0027]
【発明の効果】以上説明したように本発明は、検証対象
の回路の各信号経路中にスパイクノイズ発生可能性回路
が存在するか否かを、検証対象の回路の諸データと予め
設定され記憶されたスパイクノイズ発生可能性回路のデ
ータとにより判定する構成とすることにより、従来例の
ようにテストパターンによる遅延シミュレーションやタ
イミング・シミュレーションを行なわなくて済み、テス
トパターンの設計，作成の必要がなく、また、回路検証
のフィードバックが回路設計に速かにできるので、回路
検証及び回路設計を短期間に行うことができる効果があ
る。As described above, according to the present invention, whether or not a spike noise generation possibility circuit exists in each signal path of a circuit to be verified is preset and stored with various data of the circuit to be verified. With the configuration in which the determination is made based on the data of the spike noise generation possibility circuit thus performed, the delay simulation and the timing simulation using the test pattern as in the conventional example are not required, and the design and creation of the test pattern are not required. In addition, since the feedback of the circuit verification can be promptly made to the circuit design, there is an effect that the circuit verification and the circuit design can be performed in a short time.
【図１】本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.
【図２】図１に示された実施例の動作を説明するための
スパイク発生回路の有無判定手段の動作フローチャート
である。FIG. 2 is an operation flowchart of a spike generation circuit presence / absence determination means for explaining the operation of the embodiment shown in FIG. 1;
【図３】図１に示された実施例により検証される検証対
象の回路の具体的な回路図及びその各部信号のタイミン
グ図である。3 is a specific circuit diagram of a circuit to be verified by the embodiment shown in FIG. 1 and a timing diagram of signals of respective parts thereof;
【図４】従来の回路検証システムのタイミング検証回路
とその周辺の回路図である。FIG. 4 is a circuit diagram of a timing verification circuit of a conventional circuit verification system and peripheral circuits thereof.
【図５】図４に示されたタイミング検証回路のタイミン
グ図である。FIG. 5 is a timing chart of the timing verification circuit shown in FIG. 4;
１ 検証対象回路入力部 ２ クロック信号識別手段 ３ 同期検査手段 ４ 信号経路導出部 ５ 記憶部 ６ スパイク発生回路の有無判定手段 ７ 判定結果出力部 １０，１０ａ 検証対象のフリップフロップ １１ バッファ回路 １２ ＡＮＤゲート ２０ タイミング検証回路 REFERENCE SIGNS LIST 1 verification target circuit input unit 2 clock signal identification unit 3 synchronization check unit 4 signal path derivation unit 5 storage unit 6 presence / absence determination unit of spike generation circuit 7 determination result output unit 10, 10a flip-flop to be verified 11 buffer circuit 12 AND gate 20 Timing verification circuit
Claims (2)
出力端子をもち前記入力端子に入力された信号に対し所
定の単位処理を行い前記出力端子から出力する複数の単
位ゲート回路を互いに接続し少なくとも１つの外部入力
端子から入力された信号に対して所定の処理を行いその
処理結果を外部出力端子から出力する検証対象の回路を
所定の形態で入力する検証対象回路入力手段と、前記検
証対象の回路にどんなクロック信号が使用されるかを識
別するクロック信号識別手段と、前記検証対象の回路の
入力信号及び生成信号の全てに対してこれら信号が前記
クロック信号のどれに同期しているかを調査する同期調
査手段と、前記検証対象の回路の所定の単位ゲート回路
の所定の入力端子から外部入力端子方向へ向って信号経
路を溯り全ての信号経路を導き出す信号経路導出手段
と、所定の条件のときにはスパイクノイズが発生する可
能性があると予め認められたスパイク発生可能性回路の
データを記憶する記憶手段と、前記検証対象の回路の所
定の単位ゲート回路の入力端子の信号経路に対し前記記
憶手段のスパイク発生可能性回路のデータ及び同期調査
手段による調査結果を参照してこれら信号経路中にスパ
イクノイズ発生可能性回路が存在するか否かを判定する
判定手段と、この判定手段による判定結果を出力する出
力手段とを有することを特徴とする回路検証システム。1. A plurality of unit gate circuits each having at least one input terminal and an output terminal, performing predetermined unit processing on a signal input to the input terminal, and outputting from the output terminal, connecting at least one Verification target circuit input means for performing a predetermined process on a signal input from the external input terminal and inputting a verification target circuit that outputs the processing result from the external output terminal in a predetermined form, and the verification target circuit. Clock signal identification means for identifying what clock signal is used, and synchronization for investigating to which of the clock signals these signals are synchronized with respect to all input signals and generated signals of the circuit to be verified. Investigating means, and all signals along a signal path from a predetermined input terminal of a predetermined unit gate circuit of the circuit to be verified toward an external input terminal. Signal path deriving means for deriving a path, storage means for storing data of a spike occurrence possibility circuit recognized in advance that there is a possibility that spike noise may occur under predetermined conditions, and a predetermined condition of the circuit to be verified. Referring to the data of the spike occurrence possibility circuit of the storage means and the check result by the synchronization check means for the signal path of the input terminal of the unit gate circuit, whether or not the spike noise occurrence possibility circuit exists in these signal paths A circuit verification system comprising: a determination unit that determines the state of the circuit; and an output unit that outputs a result of the determination by the determination unit.
照して、所定の単位ゲート回路の所定の入力端子に対す
る信号経路を溯り到達した回路，端子が外部入力端子で
ありこの外部入力端子がクロック信号入力用でなくかつ
この信号経路の単位ゲート回路の入力端子がセット信号
入力用，リセット信号入力用でないとき、到達した回
路，端子が中間の単位ゲート回路でありこの単位ゲート
回路にクロック信号入力がありかつこのクロック信号と
その他のデータ入力，信号入力とが同一クロック信号に
同期しているとき、前記中間の単位ゲート回路にクロッ
ク信号入力がなく入力信号の２つ以上が同一クロック信
号に同期しておりかつこれら入力信号のうちの１つがク
ロック信号でないとき、前記中間の単位ゲート回路にク
ロック信号入力がなく入力信号の２つ以上が同一クロッ
ク信号の同期信号でなくかつこの信号経路の単位ゲート
回路の入力端子がセット信号入力用，リセット信号入力
用でないとき、これら回路，端子をスパイクノイズ発生
可能性回路と判断するよう構成された請求項１記載の回
路検証システム。2. A circuit in which a determination means refers to data stored in a storage means and traces a signal path to a predetermined input terminal of a predetermined unit gate circuit and a terminal is an external input terminal, and the external input terminal is If the input terminal of the unit gate circuit of this signal path is not for inputting a set signal or reset signal, and the input terminal of the unit gate circuit is not for a clock signal input and the input terminal is an intermediate unit gate circuit, a clock signal is supplied to this unit gate circuit. When there is an input and this clock signal and other data inputs and signal inputs are synchronized with the same clock signal, there is no clock signal input to the intermediate unit gate circuit, and two or more of the input signals become the same clock signal. When synchronized and one of these input signals is not a clock signal, there is no clock signal input to the intermediate unit gate circuit. If two or more of the input signals are not synchronous signals of the same clock signal and the input terminals of the unit gate circuit on this signal path are not for set signal input or reset signal input, these circuits and terminals may be spike noise generating circuits. The circuit verification system according to claim 1, wherein the circuit verification system is configured to judge.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5191049A JP2984522B2 (en) | 1993-08-02 | 1993-08-02 | Circuit verification system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5191049A JP2984522B2 (en) | 1993-08-02 | 1993-08-02 | Circuit verification system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0744590A JPH0744590A (en) | 1995-02-14 |
| JP2984522B2 true JP2984522B2 (en) | 1999-11-29 |
Family
ID=16268046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5191049A Expired - Lifetime JP2984522B2 (en) | 1993-08-02 | 1993-08-02 | Circuit verification system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2984522B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009086817A (en) * | 2007-09-28 | 2009-04-23 | Casio Comput Co Ltd | Logical simulation device, automatic assertion description generating device, and program |
-
1993
- 1993-08-02 JP JP5191049A patent/JP2984522B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0744590A (en) | 1995-02-14 |
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