JPS5975637A - シリコン基板のイントリンシツク・ゲツタリング方法 - Google Patents

シリコン基板のイントリンシツク・ゲツタリング方法

Info

Publication number
JPS5975637A
JPS5975637A JP18700882A JP18700882A JPS5975637A JP S5975637 A JPS5975637 A JP S5975637A JP 18700882 A JP18700882 A JP 18700882A JP 18700882 A JP18700882 A JP 18700882A JP S5975637 A JPS5975637 A JP S5975637A
Authority
JP
Japan
Prior art keywords
temperature annealing
annealing
silicon substrate
low
heat treatment
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP18700882A
Other languages
English (en)
Inventor
Yojiro Kondo
陽二郎 近藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP18700882A priority Critical patent/JPS5975637A/ja
Publication of JPS5975637A publication Critical patent/JPS5975637A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はシリコン基板のイントリンシック・ゲッタリン
グ方法に関する。
一般に、シリコン単結晶を基板として用いた半導体基板
の製造においては、その歩留り向上のために各種のゲッ
タリング方法が開発されて用いられている。特に、CZ
シリコン単結晶中に含まれた過飽和の酸素が熱処理によ
シ内部欠陥としてシリコン基板中に発生することを利用
したいわゆるイントリンシック命ゲッタリング(以下I
Gという)は、クリーンなゲッタリング方法として各所
で一般に利用されている。
この従来のIOは、次のようにして行われる。
通常、CZシリコン単結晶中には、(1〜2)XIO”
原子/cm”程度の酸素が過飽和状態で入っている。
このようなシリコン単結晶の基板に、目的に応じた様々
な熱処理を加えることによυ、過飽和状態の酸素を析出
させ、微小な析出物欠陥やそれによって派生した転位や
積層欠陥等の内部欠陥をシリコン基板中に発生させ、こ
れらの内部欠陥をゲッタリング・サイトとして利用する
ものである。このような従来のIGの利用において留意
すべき点としては、シリコン単結晶の初期濃度や熱履歴
等が有り、これらを充分制御しなければ、所望の1.G
効果が得られないことも知られている。まだ、シリコン
基板表面に電子装筒を構成することから、その表面近傍
に無欠陥層をつくる必要があ如、いわゆるout di
ffusionの熱処理を積極的に行ったり、あるいは
ば素板外の中性不純物、特に炭素がこのような酸素析出
物をつくる核としてfttすくことも指摘され、炭素の
混入を防ぐ配應、がなされている。
このような、従来のIGは次のような大きな欠点がある
ことも知られている。つまり]俊素析出物をつくるため
には、その、咳が心安不可欠であり、そのために比較的
、中低温度(例えば500°C〜800°O:(”A度
)で熱処理し、過飽和度を高く保つことが一般に行なわ
れている。しかし、このような中低温では、不純物酸素
自身の格子振動のエネルキーが低いため、格子間位圓か
ら抜は出して析出状態に変わるためには、長時間の熱処
理、例えば数十時間〜100時間程度必要であった。こ
の熱処μm1時間を短縮させるためには他の方法、例え
ば高酸素濃度(例えば〜2X10”原子/CrfL” 
)のシリコン基板発Illい、実効的に過崗和度を畠め
ることが知られている。しかし、従来技術では高酸素濃
度のシリコンを再現性よく、まだ効率良く得ることがり
1(tかしく、まだ酸素の析出が著しく早くなるためそ
の稈1現を制ω11することが困難となる問題があった
また、eの析出を早める方法としでは、例えば転位の任
在が酸素の相当を早めることケ利用して、熱処理中に機
械的な千金シリコン基板に加えたり、あるいは予めその
誦に’jk板のH1,+u等に加えたり、あるいは高濃
度のリンを基板裏面に拡酸させたりして転位を発生させ
、転位自身のもつゲッタリング作F[jに加えて、酸素
析出によるゲッタリング、あるいは析出に1゛■1なう
転位の誘発させ相乗効果金得ようとする提案もなされて
いる。しかし、これらはIOプロセスを+LWg化させ
るのみならず、1Ω本来の特徴(クリーンなゲッタリン
グ)を損なうものである。
要するに、従来のJGにおいて、酸素の析出を決めるの
は、初期酸素濃度の値と熱処理の仕方であυ、中程度の
酸素濃度(例えば1.5XlO”原子/Cm3)めシリ
コン基板を用いて長時間の各種の熱処理(例えばaKl
数十時間〜百時間)を行なってIO効果をf!Iていた
本発明の目的は、このような問題点全解決し、より短時
間の熱処理でIQ効果を得ることにより、安価で再現性
よく形成できるシリコン基板のイントリンシック・ゲッ
タリング方法を提供することにある。
本発明によれば、和気的に活性な不純物を一様にドープ
したシリコン基板を用意し、そのシリコン基板に少なく
とも低温アニール及び高温アニールを順次Muすシリコ
ン基板のイントリンシック・ゲッタリング方法にお匠て
、前記不純物としてアンチモンを用いたことを特徴とす
るシリコン基板のイントリンシック・ゲッタリング方法
が得られる。
本発明によれば、n型シリコン基板のドープくントとし
てsbが酸素の析出に大きく寄与し、またその濃!現に
も依存することを見出したものであシ、これにより短時
間の熱処理でIG効果を得ることがて・きる。
以下、本発明を芙〃1ハ例によシ詳イ(1]に説明する
〈実施例〉 Czシリコン基板はn型の(100)のものを用い、ド
ーパントとしては、P + A S + b +)でめ
シ、その抵抗率は1〜2,0.5〜0.6,0.1〜0
.2,0.05〜0.06 、 (10]〜0.02Ω
cm (J)ものであル。コレらの単結晶は、それぞれ
e′よぼ同一の育成条件で育成したものである。これら
基板の酸素ン速度の測定は、通常よく用いられてる赤外
線吸収法によシ測定した(ASTM F−121)。こ
の酸素濃度の測定において、最も抵抗率の小さいもの(
0,01〜0.02Ωcm)においては、フリー−キャ
リアーによる吸収が大きく、吸収スペクトルを得ること
ができなかった。
また0、05〜0.06Ωcmにおいても、その様な傾
向が見られ鞘1θ二よく、酸素濃度を求めることはでき
なかった。しかし残り3つのり(、抗率のシリコン基板
においては測定することができた。その結果、初期酸素
濃度は、育成ロットや、切シ出し場n「によって異なっ
たがいずれも(1,4〜1.8 ) X 101’原子
/criL3であった。これらはほぼ同一の育成条件で
jヤ結晶を育成しだので、測定できなかったものの初期
酸素濃度もほぼ同程度と考えられる。
このようなシリコン基板に各種の熱処理を行い、酸素濃
度の変化と、化学エツチングによる内部欠陥の発生の様
子とを調べた。
まず、1(」用の熱処理は、520”0,620’0゜
720°C(夫々4hまだは16h)とし、このいずれ
かの単独アニールか、これらのいずれかを組み合せた二
段アニール奮行ない、内部欠陥の核形成を行なった。そ
の後、高温(1140″0,2h)で熱処理を行ない、
内部欠陥を成終させた。このようにして単独アニール後
、二段アニール後、および高淵熱処y[11ダ・の測定
可能なサンプルにおける酸素i(%度の変化を調べた。
こilらの測定結果の代表的なものを、第1 [yl〜
第4図に示す。低温の単独アニール520 ’OC第1
図) 、 620°C(第2図)および720 ’C(
第3図)においては、いずれも酸素濃度の有意な変化は
見られなかった。また、二段アニールでは、酸素濃度の
減少が認められだが、大部分のサンプルでは有意な夏化
が認めしれながった。その後の高温アニ・−ル(114
0’O)では、大部分にルーいて1′4/素濃度の゛減
少が認めらルた。
これら図から明らかなように、早づ虫の1代Y舐アニー
ルでは(第1図16F’22図、第3図参照)、その後
高温アニールを施しても、竣素雇度の減少は認められる
が少なく、酸素の析出かめjり起きていない。このこと
から、内)ημ大欠陥あまり発生していないことが分る
。一方、二段ζv fffl ?b’rアニールでは、
第4図に示すように犬7’H(1分のサンプルにおいて
酸素濃度が誠少し、更に高温アニーυにより大さく減少
しており、酸素の析出が起きていることが分る。
次にエッ°f−ングの結果について説す1]する。
化学エツチング液としてWr i gl+ t ?jl
 f用い、へき開断面(110)をエツチングし、顕倣
軛により、内部欠陥の様T−v分;rf f:調べた。
この観察がし、内部欠陥の大部分はfiit層欠陥であ
ることが分った。
この内部欠陥密度と基板の抵抗率との相関特性図を第5
図に示す。このグラフにみられる著しい特徴tp: 、
内部欠陥密度が抵抗率に大きく依存することである。つ
まり、抵抗率が0.01〜0,02Ω鋼のサンプルにお
いては、内部欠陥がほとんど発生せず、また二段の低温
アニールを施したものでは、明らかなドーパント依存性
が認められる。このことは、同一の抵抗率の基板を用い
同一の熱処理を施しても内部欠陥の密度は、ドーパント
により、1桁〜2柘異なり、Sbにおいて最も多くなる
Cとを示[7ている。いくつかの単結晶インゴットから
切り出した、また切シ出し場所の異なる基板を用いても
、同様なドーパント依存性が見られたことにより、この
鯛礫は本質的なものと考えられる。
前述の酸素濃1畠の結果と伴せ考えると、この現象は次
のように解釈できろ。
酸素i?I★IWの判定結果tjへいずれも工1(抗率
が0.1Ωcm程度以上の〕、(板に関するもので必り
/°こが、い′  ずれも単独の1代部アニールよシも
二段の低温アニールの方が酸素濃度の減少が著しく、ま
た二股の低温アニールに関しては、ドーパントの種類が
P。
As、8bになるに従い、酸素濃度の減少が著しい(第
4図参照)。これらの結果は、第5図の内部欠陥密IO
Hの違いにも対応して現われており、酸素の析出が内部
欠陥の発生に係っていることを示している。低抵抗率(
0,06ΩCr1L程度以下)の基板においてtよ、酸
素濃度の変化を知ることはでさなかっだが、抵抗率に対
して内部欠陥密度が連続的に変化していること(第5図
)から、低抵抗率側においても同様な機構によυ内部欠
陥ができるものと考えるのが妥当であろう。つまり0.
01〜0.02Ωcmの力・板において内部欠陥が発生
しなかったのは、高濃度のドーパントの存在により、酸
素の析出が妨げられだのであろう。
寸だ同一の抵抗率において、内部欠陥の密度がドーパン
トの種類に大きく依存したのは、例えば次のように考え
られる。
一般に、ドーパントは、シリコンの格子位置に、IP)
換した状態で位置しており、114接した原子(主とし
てSi)と共有結合を組んでいる。その共有結合半径は
、Siでは1.17Aであるのに対し、P、As、Sb
では夫々1.10 、1.18 、1.36Aと異なっ
ている。したがって、例えば最も共有結合半径の大きい
sbでは、その周囲に大きな圧縮歪勿寿えることとなり
、結果として格子同位h″、の酸素は不安定となシ、析
出し易い状態になっており、熱処理によシ容易に析出し
てしまうと考えられる。
本実施例における結果が、ドーパントが酸素の析出に影
響を与えていることケ見出したものである。
本発明によれば、n型基板を用いた半導体基板の製造に
おいて、IQ効果を効率よシ短時間で起こすためには、
少なくとも二段の低温アニールが好ましく、まだドーパ
ントとしてsbを用いるのが良い。まだ上記実施例にお
いて、I(E用熱処理として低温アニール→高温アニー
ルの2J、2階のアニールを行なっているが、低温アニ
ールの前に基板表面付近の酸素をout diffus
ionするために高温のアニールを行なってもよい。ま
た、Sbをドーパントとした基板上に、いわゆるエピタ
キシャル層を成醍さヒ、そのエピタキシャル層の表面上
に、その半導体装置を構成する場合でも、本発明が有効
なことも明らかである。そのエピタキシャル層としてn
型を成長させるには、本発明によればそのドーパントと
してはPあるいはAs、望ましくはPが好ましい。その
理由は、エピタキシャル層成長後のプロセスによって、
当然のことながらその成長層ビjVC酸素が(K化)雰
囲気あるいは基板より拡散し、酸素の析出欠陥金つくる
ためと考えられる。一方、本発明の結果(第5図)によ
れば、同程度の敏素r含んでいる除には、ドーパントと
してP=i用いたときが最も内部欠陥密度が低く、欠陥
が発生しにくいことを意味し、エピタキシャル層として
好ましいからである。またエピタキシャル成長の工程は
イントリンシック・ゲッタリングの前でもその途中でも
よい。ただし前に行なうときはエピタキシャル成長後の
イントリンシック・ゲッタリングは低l晶アニールー中
高温アニールという2段階である方か良い。高温アニー
ル−低温アニール−中高温アニールというと3段階のイ
ントリンシック・ゲッタリングであると、高温アニール
の温度(1200℃程度)はエピタキシャル成長の温度
(〜1150°0)よシ高いため高温アニール時に基板
中の1友素がエピタキシャル)膜中に拡散していき、欠
陥を生じてしまう。ただし、高温アニールの時間はふつ
う2〜3時間でやるからエピタキシャル!換がるる程度
厚ければ表LIil付近では欠陥はめチリ生じないので
、半纏体製i6−紫形成してもかまわない場合もある。
またエピタキシャル成長をイントリンシック・ゲッタリ
ングの途中で行なってもよい。そのときけ前記の3段階
のアニールの低温アニールと中高温アニールのj目、1
に行なう心安がある。尚温γニールを行なわずに低温ア
ニールの後でエピタキシャル成長させると、エピタキシ
ャル膜中に欠陥が成長してしまうからである。まだ3段
iWのアニールにおいて中高温アニールとエピタキシャ
ル成長なよ淵度がほぼ等しいので場合に応じて中高温ア
ニールの意味でエピタキシャル成長を行なってもよい。
すなわら中茜温アニールを省略してもよい。
また、本発明のn型基板r用いたJ(J−(i利用でき
る限界としては、抵抗率0.01〜0.02Ω菌では内
部欠陥は少なく著しい](J効呆Qよあまり期待できな
いが、この抵抗率よりも大きいものは10効来が期待で
きる。
【図面の簡単な説明】
第1図、第2図、第3図、第4図は本発明の詳細な説明
する熱処理による1眩素(f、5Qiの変化ケ示すl特
性図、第5図は本発す」の実力l′lt例忙説明する抵
抗率の異なった端4.ソにおけるP旧り[;欠陥密度を
示ず特性図である。 (2362d12十72(fc   //4θZ(券1
6勾  ?ん

Claims (1)

    【特許請求の範囲】
  1. 電気的に活性な不純物をほぼ一様にドープしたシリコン
    基板を用意し、そのシリコン基板に少なくとも低温アニ
    ール及び高温アニールを順次施すシリコン基板のイント
    リンシック−ゲッタリング方法において、前記不純物と
    してアンチモンを用いたことを特徴とするシリコン基板
    のイントリンシック・ゲッタリング方法。
JP18700882A 1982-10-25 1982-10-25 シリコン基板のイントリンシツク・ゲツタリング方法 Pending JPS5975637A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP18700882A JPS5975637A (ja) 1982-10-25 1982-10-25 シリコン基板のイントリンシツク・ゲツタリング方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP18700882A JPS5975637A (ja) 1982-10-25 1982-10-25 シリコン基板のイントリンシツク・ゲツタリング方法

Publications (1)

Publication Number Publication Date
JPS5975637A true JPS5975637A (ja) 1984-04-28

Family

ID=16198583

Family Applications (1)

Application Number Title Priority Date Filing Date
JP18700882A Pending JPS5975637A (ja) 1982-10-25 1982-10-25 シリコン基板のイントリンシツク・ゲツタリング方法

Country Status (1)

Country Link
JP (1) JPS5975637A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003151984A (ja) * 2001-11-19 2003-05-23 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウェーハ及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003151984A (ja) * 2001-11-19 2003-05-23 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウェーハ及びその製造方法
WO2003044845A1 (fr) * 2001-11-19 2003-05-30 Shin-Etsu Handotai Co.,Ltd. Tranche epitaxiale en silicium et procede de production de cette derniere
JP4656788B2 (ja) * 2001-11-19 2011-03-23 信越半導体株式会社 シリコンエピタキシャルウェーハの製造方法

Similar Documents

Publication Publication Date Title
JP3381816B2 (ja) 半導体基板の製造方法
JP2742247B2 (ja) シリコン単結晶基板の製造方法および品質管理方法
JP4270713B2 (ja) シリコンエピタキシャルウェーハの製造方法
JP4035886B2 (ja) シリコンエピタキシャルウェーハとその製造方法
JPH0518254B2 (ja)
JPS5975637A (ja) シリコン基板のイントリンシツク・ゲツタリング方法
JPH0523494B2 (ja)
JP3811582B2 (ja) シリコン基板の熱処理方法およびその基板を用いたエピタキシャルウェーハの製造方法
JPH11204534A (ja) シリコンエピタキシャルウェーハの製造方法
JPH0514418B2 (ja)
JPH11297704A (ja) 酸素析出物密度の評価方法
JPS6326541B2 (ja)
JPH039078B2 (ja)
JP2002208596A (ja) シリコン単結晶ウエハ
JPS594128A (ja) 半導体装置の製造方法
JPH09223699A (ja) シリコンウェーハとその製造方法
JPS631037A (ja) エピタキシヤルウエハ及びその製造方法
JP2003100759A (ja) エピタキシャルシリコンウェーハの製造方法
JPS59119842A (ja) 半導体装置の製造方法
JPS60198735A (ja) 半導体装置の製造方法
JP2008294256A (ja) シリコン単結晶ウェーハの製造方法
JP2002241194A (ja) エピタキシャルシリコンウエーハの製造方法およびエピタキシャルシリコンウエーハ
JP2021163929A (ja) シリコン単結晶基板中のドナー濃度の制御方法
JP4356039B2 (ja) エピタキシャルシリコンウェーハの製造方法
JPH11243093A (ja) シリコンエピタキシャルウェーハの製造方法