JPS5974674A - 絶縁ゲ−ト半導体装置とその製造法 - Google Patents
絶縁ゲ−ト半導体装置とその製造法Info
- Publication number
- JPS5974674A JPS5974674A JP57184568A JP18456882A JPS5974674A JP S5974674 A JPS5974674 A JP S5974674A JP 57184568 A JP57184568 A JP 57184568A JP 18456882 A JP18456882 A JP 18456882A JP S5974674 A JPS5974674 A JP S5974674A
- Authority
- JP
- Japan
- Prior art keywords
- type
- region
- channel
- type region
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 4
- 239000004065 semiconductor Substances 0.000 title claims 6
- 238000009413 insulation Methods 0.000 title abstract 2
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims abstract description 5
- 239000012535 impurity Substances 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 239000002253 acid Substances 0.000 claims 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims 2
- 239000004020 conductor Substances 0.000 claims 1
- 230000005669 field effect Effects 0.000 claims 1
- 108091006146 Channels Proteins 0.000 description 23
- 238000009792 diffusion process Methods 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 102200105259 rs587777638 Human genes 0.000 description 2
- 101100346156 Caenorhabditis elegans moe-3 gene Proteins 0.000 description 1
- 101100366935 Caenorhabditis elegans sto-2 gene Proteins 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 241000270666 Testudines Species 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005234 chemical deposition Methods 0.000 description 1
- 238000003776 cleavage reaction Methods 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000007017 scission Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は縦形のｅｋケート・亀！ｆｆ−効呆トランジス
タ（以下ＭＯ８ＦＥＴと祢する）における出力容重低減
技術に関する。
タ（以下ＭＯ８ＦＥＴと祢する）における出力容重低減
技術に関する。
尚耐圧パワー用として用いらｎる縦形ＭＯ８ＦＥＴは、
第１図に示す工うに、裂開にｎ＋＋層２紮有するｎ型Ｓ
ｔ（シリコン）基体１ｒドレイン（Ｄ）として、七の基
板の一生表面に浅いｐ型領域３とこのｐ型朔域３に囲ｌ
ルヤの一部で星なる深いｐ型ウェル領域４と全形成し、
周辺の浅いＰ型領域３表面の一部にさらに洩い高濃度の
ｎ＋型領領域５形成してソースとなし、ｎ十型領域の形
成されないｐ型領域３表面をチャネル部３ａとしてこの
上に絶縁膜（Ｓ１Ｏ，膜）６を弁してボＩＪ ｓ ｔ（
シリコン）からなるゲート電極７を設け、ゲート−＼の
電圧印加によってその直下のｐ型領域表面（チャネル部
）３ａにお込てソース自ドレイン屯雌稲り？］ｌ−？１
５１＋御する構成ｒ有する。
第１図に示す工うに、裂開にｎ＋＋層２紮有するｎ型Ｓ
ｔ（シリコン）基体１ｒドレイン（Ｄ）として、七の基
板の一生表面に浅いｐ型領域３とこのｐ型朔域３に囲ｌ
ルヤの一部で星なる深いｐ型ウェル領域４と全形成し、
周辺の浅いＰ型領域３表面の一部にさらに洩い高濃度の
ｎ＋型領領域５形成してソースとなし、ｎ十型領域の形
成されないｐ型領域３表面をチャネル部３ａとしてこの
上に絶縁膜（Ｓ１Ｏ，膜）６を弁してボＩＪ ｓ ｔ（
シリコン）からなるゲート電極７を設け、ゲート−＼の
電圧印加によってその直下のｐ型領域表面（チャネル部
）３ａにお込てソース自ドレイン屯雌稲り？］ｌ−？１
５１＋御する構成ｒ有する。
パワーＭＯＳ ＦＦ１Ｔｉ旨周彼帯域で使用する場合に
出力Ｃ６５Ｓは出力損失となりできるだけ不埒い方が望
！しい。
出力Ｃ６５Ｓは出力損失となりできるだけ不埒い方が望
！しい。
前記の高制圧縦形ＭＯＳ ＦＥＴの構造ではドレイン・
ソース間の出方容量Ｃ６５Ｓの主要部分はチャネルｓ會
含む浅？ｐ型領域３の接合容量で決定芒汎る。０ｏＢＳ
ｋ小さくする手段として接合面槓紫小さくするか又はｐ
型領域３の不糾物磯度紫薄くする必景がある。
ソース間の出方容量Ｃ６５Ｓの主要部分はチャネルｓ會
含む浅？ｐ型領域３の接合容量で決定芒汎る。０ｏＢＳ
ｋ小さくする手段として接合面槓紫小さくするか又はｐ
型領域３の不糾物磯度紫薄くする必景がある。
し〃ル、前ｄαの縦形ＭＯ８ＦＦＴ＋ｉ晶周Ｖ帯域で使
用するためのチャネル幅會ｌＪ・”Ｇ＜形ａｔ、Ｌうと
する場合、ｐ型領域３の横方向の拡散拡がシが小さくな
ることからその部分の不純物濃度が実質的に、大さくな
シ、ゲート′電圧印加時には第２図に示すようにｐ型領
域３とｎ型基板との間のｐｎ接合よりの空乏層ののびは
ｎ型基板側に犬きく（点線で示す）ｐ型領域側に小さく
出方容量Ｃ６５８が犬’ｚ＜ｙ’ｘｖ、Ｌ７ｔがってビ
テイオＵ」刃用トランジスタとしてもｆＴＷ性が低下す
ることになった。
用するためのチャネル幅會ｌＪ・”Ｇ＜形ａｔ、Ｌうと
する場合、ｐ型領域３の横方向の拡散拡がシが小さくな
ることからその部分の不純物濃度が実質的に、大さくな
シ、ゲート′電圧印加時には第２図に示すようにｐ型領
域３とｎ型基板との間のｐｎ接合よりの空乏層ののびは
ｎ型基板側に犬きく（点線で示す）ｐ型領域側に小さく
出方容量Ｃ６５８が犬’ｚ＜ｙ’ｘｖ、Ｌ７ｔがってビ
テイオＵ」刃用トランジスタとしてもｆＴＷ性が低下す
ることになった。
本発明は上記した問題忙解決するためにな芒れたもので
あり、その目的とするところは出力用縦形ＭＯ８ＦＥＴ
において出力ＢＪｔｌｒ低減し、ビデイオ出力の周波数
帯域特性ｒ向上することにある。
あり、その目的とするところは出力用縦形ＭＯ８ＦＥＴ
において出力ＢＪｔｌｒ低減し、ビデイオ出力の周波数
帯域特性ｒ向上することにある。
上記目的を達成するための本発明の一実施態椋は第３図
に示ちれるように、裏面にｎ ＳｔＪ曽２ｋＭするｎ
型Ｓ１基板１勿ドレインとして、このｎ型基板１の表面
に一部がチャネル部となるｐ型領域３に＊Ｌ、ｐ型領域
３の表面の一部にｎ 型領域５ン形成してソースとし、
ｎ 型領域５の形成ちれないｐｍｍ領域部面絶線膜６を
介してゲート（電極）７ｈ設けたＤチャネルＭＯ８ＦＫ
Ｔにお謁て、上記ｐ型領域３の一部を第１チャネル部と
してその外側に接して低ｕイａ反のｐ−型領域８ケ形成
して第２チャネル部としたものである。
に示ちれるように、裏面にｎ ＳｔＪ曽２ｋＭするｎ
型Ｓ１基板１勿ドレインとして、このｎ型基板１の表面
に一部がチャネル部となるｐ型領域３に＊Ｌ、ｐ型領域
３の表面の一部にｎ 型領域５ン形成してソースとし、
ｎ 型領域５の形成ちれないｐｍｍ領域部面絶線膜６を
介してゲート（電極）７ｈ設けたＤチャネルＭＯ８ＦＫ
Ｔにお謁て、上記ｐ型領域３の一部を第１チャネル部と
してその外側に接して低ｕイａ反のｐ−型領域８ケ形成
して第２チャネル部としたものである。
このような構造とすることに裏って、在米のｐ型領域３
からなるチャネル部（第１ナヤネル部）の外側に低不純
物濃度のｐ−型領域８からなる第２チャネルＫｌ有し、
４１チヤネルＢ５Ｌｒ１エンハンスメント型（１、第２
チャネル部はデプレッション型（Ｄ）として動作するこ
とになり、ゲート電圧印加時には第４図に示すようにｐ
−型領域８とｎ型基板１との間のｐｎ接合からの空乏層
（破緋で示す）の伸びは第２チャネル部側にも拡がるた
めに出力容置は低減さｎる。しｆｃがってチャネル長が
短かい場合（第４図においてＬｌ−１〜２μｙｙｂ、ｔ
２＝ｌ〜２μｍとする）にもソース・ドレイン間の出力
容量Ｃ６Ｂｋ低くして、ビディオ出力の周波数帯域特性
が同上し、ディスプレイの高精細密化が可能となった。
からなるチャネル部（第１ナヤネル部）の外側に低不純
物濃度のｐ−型領域８からなる第２チャネルＫｌ有し、
４１チヤネルＢ５Ｌｒ１エンハンスメント型（１、第２
チャネル部はデプレッション型（Ｄ）として動作するこ
とになり、ゲート電圧印加時には第４図に示すようにｐ
−型領域８とｎ型基板１との間のｐｎ接合からの空乏層
（破緋で示す）の伸びは第２チャネル部側にも拡がるた
めに出力容置は低減さｎる。しｆｃがってチャネル長が
短かい場合（第４図においてＬｌ−１〜２μｙｙｂ、ｔ
２＝ｌ〜２μｍとする）にもソース・ドレイン間の出力
容量Ｃ６Ｂｋ低くして、ビディオ出力の周波数帯域特性
が同上し、ディスプレイの高精細密化が可能となった。
又、本発明によればチャネル部のパンチスルーは第１チ
ヤネル都で防止でき、ｇｍと第１チヤネル都で決定され
るためｇｍの低下はない。
ヤネル都で防止でき、ｇｍと第１チヤネル都で決定され
るためｇｍの低下はない。
第５図乃至第１１図は本究明による１）刃用ｎチャネル
Ｍ ＯＥ３ Ｆ Ｅ Ｔの製遁法をそのプロセスの工程
断面図により示すもので各工程に下記の通り。
Ｍ ＯＥ３ Ｆ Ｅ Ｔの製遁法をそのプロセスの工程
断面図により示すもので各工程に下記の通り。
（１） 第５図に示ＴＪ、うにｎ＋型ｊ￥ｐ２ｆ有す
るｎ型−＃１結晶Ｓ１基扱１又はｎ１型基板（２）の上
にｎ型層（１）をエピタキシャル成長芒セたＤ＋ｎｇ基
板ケ用意し、ゲート酸化を行ないそのｎ型層（基椋）１
の表面にゲート絶縁膜として岬゛化欣（ＳｔＯ２服）６
を１２５ＵＡ杵匣の淳芒に形成する。
るｎ型−＃１結晶Ｓ１基扱１又はｎ１型基板（２）の上
にｎ型層（１）をエピタキシャル成長芒セたＤ＋ｎｇ基
板ケ用意し、ゲート酸化を行ないそのｎ型層（基椋）１
の表面にゲート絶縁膜として岬゛化欣（ＳｔＯ２服）６
を１２５ＵＡ杵匣の淳芒に形成する。
（２）ゲート酸化膜６の上に全面にボＩ） Ｂ １２デ
ボジントし、Ｈ「定のホトレジスト処理で第６図に示す
ようにソース領域を露出し、ゲート７２残丁工うにバタ
ーニングする。
ボジントし、Ｈ「定のホトレジスト処理で第６図に示す
ようにソース領域を露出し、ゲート７２残丁工うにバタ
ーニングする。
（３）上記ホリＳ１ゲート７會マスクとしてＢ（ボロン
）ノイオン打込み（不［？Ｊｔ−タＮ ： １０Ｉ２／
ｃｒ！ ）及び拡散（１２００℃ｘ １．３ ｈｒ
ａｉ度）して第７図に示アエうにｐ−型領域８ン基板六
面よジ３〜５μｍの深８に形成する。このｐ−型領域８
の一部は第２チャネル部となる。
）ノイオン打込み（不［？Ｊｔ−タＮ ： １０Ｉ２／
ｃｒ！ ）及び拡散（１２００℃ｘ １．３ ｈｒ
ａｉ度）して第７図に示アエうにｐ−型領域８ン基板六
面よジ３〜５μｍの深８に形成する。このｐ−型領域８
の一部は第２チャネル部となる。
（４） ｐ−型領域８表面の一部（ソース磨コタクト
部）にＯＶＤ （気相化学析出）等の方法によりＬＴＰ
（低温酸化シリコン）等會デボジントして第８図に示す
ようにソース拡散用ＬＴＰマスク９を形成する。
部）にＯＶＤ （気相化学析出）等の方法によりＬＴＰ
（低温酸化シリコン）等會デボジントして第８図に示す
ようにソース拡散用ＬＴＰマスク９を形成する。
（５） 上記ＬＩＴＰマスク９及びポリＳ１ゲート７
？］ｌ−マスクとしてＢ（ボロン）盆イオン打込み（Ｎ
：８×１０目／ｃａｌ）、拡散（Ｌ２００ＣＸｌｈｒ、
程度）し第９図に示Ｔように深芒２〜４μｍのｐ型領域
３ケ形成する。このｐ型領域３の一部は第１チャネル部
となる。
？］ｌ−マスクとしてＢ（ボロン）盆イオン打込み（Ｎ
：８×１０目／ｃａｌ）、拡散（Ｌ２００ＣＸｌｈｒ、
程度）し第９図に示Ｔように深芒２〜４μｍのｐ型領域
３ケ形成する。このｐ型領域３の一部は第１チャネル部
となる。
（６） 上ＮｔＢ拡散と同じくマスク９及びポリＳ１
ゲート７をマスクとして、Ｂ拡散と同時に又は次いでＡ
ｓ（ヒ素）等のイオン打込み（Ｎ ： ５ ＸＩＯ”／
ｃｒｌ ） 、拡散９００℃Ｘ ｌ／３ ｈｒ、 ａ
度）シ第１０図に示すように深さ１μｍ程度のｎ 型領
域５ケ形成する。
ゲート７をマスクとして、Ｂ拡散と同時に又は次いでＡ
ｓ（ヒ素）等のイオン打込み（Ｎ ： ５ ＸＩＯ”／
ｃｒｌ ） 、拡散９００℃Ｘ ｌ／３ ｈｒ、 ａ
度）シ第１０図に示すように深さ１μｍ程度のｎ 型領
域５ケ形成する。
（７） ０ＶＤ−８ｉ０２膜マスク會エツチ除去し′
ｆｃ後全（２）にＦＯＧ（リンシリケート・ガラス）膜
１０會０９μｍテボジントした後コンタクトホトエッチ
全行なって第１１図に示すようにゲート７上部のｐｅａ
ｋ残してΩ 型領域５の一部及びそれに囲１れたｐ−型
領域８ヶ露出１−る。この後へを勿；ｌｆ（又はスパッ
タ）シ、ホトエッチ２行なってＡｔ？］ｌｌ−バターニ
ングし第３図にボ丁ようＶＣｐ−型領域及びｎ 型領域
の一部に接続しゲート上ｒ穆うソースＡｔ１Ｍ、極ｔｔ
４″形成する。又、基板俣囲のｎ＋型層にも同様にＡｔ
ｆ蒸着してドレイン電極１２に形成する。なお図示され
ないが、ポリＳ１ゲートの延長部でＦＯＧ膜にスルーホ
ールを形成し、ｈｔｖｃｘｂゲート電極葡取９出丁。
ｆｃ後全（２）にＦＯＧ（リンシリケート・ガラス）膜
１０會０９μｍテボジントした後コンタクトホトエッチ
全行なって第１１図に示すようにゲート７上部のｐｅａ
ｋ残してΩ 型領域５の一部及びそれに囲１れたｐ−型
領域８ヶ露出１−る。この後へを勿；ｌｆ（又はスパッ
タ）シ、ホトエッチ２行なってＡｔ？］ｌｌ−バターニ
ングし第３図にボ丁ようＶＣｐ−型領域及びｎ 型領域
の一部に接続しゲート上ｒ穆うソースＡｔ１Ｍ、極ｔｔ
４″形成する。又、基板俣囲のｎ＋型層にも同様にＡｔ
ｆ蒸着してドレイン電極１２に形成する。なお図示され
ないが、ポリＳ１ゲートの延長部でＦＯＧ膜にスルーホ
ールを形成し、ｈｔｖｃｘｂゲート電極葡取９出丁。
第１２図は本発明による出力用ｎチャネルＭＯ８ＦＥＴ
の曲の実施例としてｐ−型領域８の中央部に深いｐ型拡
散によりｐ型ウェル領域４を形成した場合を示すもので
ある。この実２１ｉ！Ｉクリにおいてはｎ型基板【の埋
さｒ光分に埋〈とることによジ局耐圧ＭＯ８ＦＥＴとし
て１史用さｎる。この場合ｐ型つェル頓域４が深くなっ
た分たけ出力容量Ｃｏ５５が太きくなることは、やむ勿
伯ない。
の曲の実施例としてｐ−型領域８の中央部に深いｐ型拡
散によりｐ型ウェル領域４を形成した場合を示すもので
ある。この実２１ｉ！Ｉクリにおいてはｎ型基板【の埋
さｒ光分に埋〈とることによジ局耐圧ＭＯ８ＦＥＴとし
て１史用さｎる。この場合ｐ型つェル頓域４が深くなっ
た分たけ出力容量Ｃｏ５５が太きくなることは、やむ勿
伯ない。
本発明に縦型のパワーＭＯ８ＦＪＩＥＴ、特にチャネル
長が１〜２μｍのショートチャネル型のＭＯＳＦＥＴに
適用して有効である。
長が１〜２μｍのショートチャネル型のＭＯＳＦＥＴに
適用して有効である。
【図面の簡単な説明】
第１図は縦形ｎチャネルＭＯ８Ｆ”ＥＴのこれ１での一
列盆示す〜［面図１ 第２図は第１図の壁部葡拡大した断面図である。 第３図は本発明による縦形ｎチャネルＭＯ８ＦＥＴの一
実施圀を示す断面図、 第４図は第３図の要部勿拡大した断面図である。 第５図乃至第１１図は本発明によるＭＯＳＦＥＴの製造
法ｒ〜実施列プロセスで示チェ程断面図である。 第１２図は本発明による縦形ｎチャネルＭＯ８ＦＩＵＴ
の池の実施列を示テ断面図である。 １・・・ｎ型Ｓ１基板（ドレイン）、２・・・Ω 型Ｓ
１層、３・・・ｐ型領域（チャネル部）、４・・・ｐ型
つェル餉域、５・・・ｎ＋型穎域（ソース）、６・・・
絶縁膜、７・・・ゲ・−ト竜極、８・・・ｐ〜型領領域
第２チヤネルＳ）、９−ＬＴＰ？スク、１０ ・Ｐ ｓ
ａ膜、１１・・・ソースｘｈ、１２・・・ドレイン電
極。 第 １ 図 第 ２ 図 第 ３ 図 第 ５ 図 第 ６ 図 第 ７ 図 第 Ｓ 図 第 ９ 図 第１０図 第１１図 ０ σ ／
列盆示す〜［面図１ 第２図は第１図の壁部葡拡大した断面図である。 第３図は本発明による縦形ｎチャネルＭＯ８ＦＥＴの一
実施圀を示す断面図、 第４図は第３図の要部勿拡大した断面図である。 第５図乃至第１１図は本発明によるＭＯＳＦＥＴの製造
法ｒ〜実施列プロセスで示チェ程断面図である。 第１２図は本発明による縦形ｎチャネルＭＯ８ＦＩＵＴ
の池の実施列を示テ断面図である。 １・・・ｎ型Ｓ１基板（ドレイン）、２・・・Ω 型Ｓ
１層、３・・・ｐ型領域（チャネル部）、４・・・ｐ型
つェル餉域、５・・・ｎ＋型穎域（ソース）、６・・・
絶縁膜、７・・・ゲ・−ト竜極、８・・・ｐ〜型領領域
第２チヤネルＳ）、９−ＬＴＰ？スク、１０ ・Ｐ ｓ
ａ膜、１１・・・ソースｘｈ、１２・・・ドレイン電
極。 第 １ 図 第 ２ 図 第 ３ 図 第 ５ 図 第 ６ 図 第 ７ 図 第 Ｓ 図 第 ９ 図 第１０図 第１１図 ０ σ ／
Claims (1)
- 【特許請求の範囲】 １ 第１導■型半導体基扱葡ドレインとしてこの基板の
一生面表面に第２導屯型領域葡形成し、この第２導亀型
価域表面の一部に第１導′酸型高濃度領域ケ形成してソ
ースとなし、第１轡酸型縄濃度領域の形成芒ｎない第２
４亀型頒域表面上に絶縁膜勿弁してゲート（電極）を設
け、このゲートへの電圧印加によってその直下の第２導
電型領域表面を第［チャネル部としてソース・ドレイン
電流を制御する絶縁ゲート電界効果牛導体装置において
、第１チャネル部となる第２導車型半導体佃域の外側に
接して第２チャネル部となる低濃度第２専−型半導体領
域音形成し第１チャネル部？エンハンスメント形とする
一部、第２チャネルｍｋディブレンジョン形としたこと
’ｔｒ： ％ ９とする絶縁ゲート半導体装置。 Ｚ ｎ ａｎ 型シリコン基板ｒ用意し、そのｎ
−型シリコン層表面にう丁い絶縁膜？介して多結晶シリ
コン・ゲートヲ形成する工程、上記多結晶シリコン・ゲ
ート全マスクとしてｎ−型シリコン層表面に低濃度ｐ−
型領領域拡散する工程、上記ｐ−型領域上の一部に不純
物統御層ケ形成する工程、この不純物統御層と多結晶シ
リコンゲート全マスクとして不純物全拡散してｐ−型領
域表面の一部にｐ−型領域エリ浅いｐ型領域及び七れニ
ジ芒らに沙いｎ＋型領領域形成する工程及び、上記ｐ−
型領域とｎ 型領域の一部に商して抵抗接触する電極音
形成する工程とを含む絶縁ゲート半導体装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57184568A JPS5974674A (ja) | 1982-10-22 | 1982-10-22 | 絶縁ゲ−ト半導体装置とその製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57184568A JPS5974674A (ja) | 1982-10-22 | 1982-10-22 | 絶縁ゲ−ト半導体装置とその製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5974674A true JPS5974674A (ja) | 1984-04-27 |
Family
ID=16155480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57184568A Pending JPS5974674A (ja) | 1982-10-22 | 1982-10-22 | 絶縁ゲ−ト半導体装置とその製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5974674A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4898835A (en) * | 1988-10-12 | 1990-02-06 | Sgs-Thomson Microelectronics, Inc. | Single mask totally self-aligned power MOSFET cell fabrication process |
| US4931408A (en) * | 1989-10-13 | 1990-06-05 | Siliconix Incorporated | Method of fabricating a short-channel low voltage DMOS transistor |
| US5202276A (en) * | 1990-08-20 | 1993-04-13 | Texas Instruments Incorporated | Method of forming a low on-resistance DMOS vertical transistor structure |
| US5272098A (en) * | 1990-11-21 | 1993-12-21 | Texas Instruments Incorporated | Vertical and lateral insulated-gate, field-effect transistors, systems and methods |
| EP0656661A1 (en) * | 1993-11-12 | 1995-06-07 | Nippondenso Co., Ltd. | DMOSFET with a resistance for improving the reverse bias conduction |
| JPH07506941A (ja) * | 1993-03-31 | 1995-07-27 | ユニバーシティー・オブ・ワシントン | 多数キャリアパワーダイオード |
| US5741736A (en) * | 1995-05-04 | 1998-04-21 | Motorola Inc. | Process for forming a transistor with a nonuniformly doped channel |
| US6472678B1 (en) | 2000-06-16 | 2002-10-29 | General Semiconductor, Inc. | Trench MOSFET with double-diffused body profile |
| JP2012059744A (ja) * | 2010-09-06 | 2012-03-22 | Toshiba Corp | 半導体装置 |
| WO2012060248A1 (ja) * | 2010-11-01 | 2012-05-10 | 住友電気工業株式会社 | 半導体装置およびその製造方法 |
| JP5015361B2 (ja) * | 2010-10-29 | 2012-08-29 | パナソニック株式会社 | 半導体素子および半導体装置 |
-
1982
- 1982-10-22 JP JP57184568A patent/JPS5974674A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4898835A (en) * | 1988-10-12 | 1990-02-06 | Sgs-Thomson Microelectronics, Inc. | Single mask totally self-aligned power MOSFET cell fabrication process |
| US4931408A (en) * | 1989-10-13 | 1990-06-05 | Siliconix Incorporated | Method of fabricating a short-channel low voltage DMOS transistor |
| US5202276A (en) * | 1990-08-20 | 1993-04-13 | Texas Instruments Incorporated | Method of forming a low on-resistance DMOS vertical transistor structure |
| US5272098A (en) * | 1990-11-21 | 1993-12-21 | Texas Instruments Incorporated | Vertical and lateral insulated-gate, field-effect transistors, systems and methods |
| JPH07506941A (ja) * | 1993-03-31 | 1995-07-27 | ユニバーシティー・オブ・ワシントン | 多数キャリアパワーダイオード |
| EP0656661A1 (en) * | 1993-11-12 | 1995-06-07 | Nippondenso Co., Ltd. | DMOSFET with a resistance for improving the reverse bias conduction |
| US5696396A (en) * | 1993-11-12 | 1997-12-09 | Nippondenso Co., Ltd. | Semiconductor device including vertical MOSFET structure with suppressed parasitic diode operation |
| US5741736A (en) * | 1995-05-04 | 1998-04-21 | Motorola Inc. | Process for forming a transistor with a nonuniformly doped channel |
| US6472678B1 (en) | 2000-06-16 | 2002-10-29 | General Semiconductor, Inc. | Trench MOSFET with double-diffused body profile |
| JP2012059744A (ja) * | 2010-09-06 | 2012-03-22 | Toshiba Corp | 半導体装置 |
| US9029869B2 (en) | 2010-09-06 | 2015-05-12 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP5015361B2 (ja) * | 2010-10-29 | 2012-08-29 | パナソニック株式会社 | 半導体素子および半導体装置 |
| WO2012060248A1 (ja) * | 2010-11-01 | 2012-05-10 | 住友電気工業株式会社 | 半導体装置およびその製造方法 |
| JP2012099601A (ja) * | 2010-11-01 | 2012-05-24 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| US9006745B2 (en) | 2010-11-01 | 2015-04-14 | Sumitomo Electric Industries, Ltd. | Semiconductor device and fabrication method thereof |
| US9443960B2 (en) | 2010-11-01 | 2016-09-13 | Sumitomo Electric Industries, Ltd. | Semiconductor device and fabrication method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61179567A (ja) | 自己整合積層ｃｍｏｓ構造の製造方法 | |
| JPH02166762A (ja) | コンパクトｃｍｏｓデバイス及びその製造方法 | |
| JPS5974674A (ja) | 絶縁ゲ−ト半導体装置とその製造法 | |
| JPH0241170B2 (ja) | ||
| JPS60202965A (ja) | 改良した酸化物画定型トランジスタの製造方法及びその結果得られる構成体 | |
| JPH0193159A (ja) | ＢｉＣＭＯＳ素子の製造方法 | |
| US5246877A (en) | Method of manufacturing a semiconductor device having a polycrystalline electrode region | |
| JPS62229880A (ja) | 半導体装置及びその製造方法 | |
| JPH06302826A (ja) | 絶縁ゲート電界効果トランジスタ及びその製造方法 | |
| KR20000015243A (ko) | 반도체소자의 제조방법 | |
| JPS5928993B2 (ja) | 半導体装置とその製造方法 | |
| JPH0472770A (ja) | 半導体装置の製造方法 | |
| JPS58184759A (ja) | 半導体装置の製造方法 | |
| KR0128023B1 (ko) | 완전 소자 격리구조를 갖는 측면 쌍극자 트랜지스터장치의 제조방법 | |
| JPS6244862B2 (ja) | ||
| TW538505B (en) | Method of fabricating bipolar complementary metal-oxide semiconductor on silicon on insulator | |
| JPS6039868A (ja) | 半導体装置の製造方法 | |
| KR0128024B1 (ko) | 측면 쌍극자 트랜지스터 장치의 제조방법 | |
| JPS6025272A (ja) | 絶縁ゲ−ト電界効果型トランジスタ | |
| JPS61139063A (ja) | 半導体装置およびその製造方法 | |
| JPH01155651A (ja) | 半導体集積回路装置 | |
| JPS59188973A (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| JPH0621077A (ja) | 半導体装置およびその製造方法 | |
| JPH06252169A (ja) | 半導体装置及びその製造方法 | |
| JPS62216270A (ja) | 半導体装置の製造方法 |