JPS5966169A - Ｃｃｄおよびその製造方法 - Google Patents
Ｃｃｄおよびその製造方法Info
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- JPS5966169A JPS5966169A JP17725182A JP17725182A JPS5966169A JP S5966169 A JPS5966169 A JP S5966169A JP 17725182 A JP17725182 A JP 17725182A JP 17725182 A JP17725182 A JP 17725182A JP S5966169 A JPS5966169 A JP S5966169A
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- polysilicon
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- gate electrode
- gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823406—Combination of charge coupled devices, i.e. CCD, or BBD
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明（ｄ、、生導体装置およびその製造方法特に２相
パルス、駆動ＣＣＤ （Ｃ関するものである。
パルス、駆動ＣＣＤ （Ｃ関するものである。
従来例の構成とその問題点
従来のＣＯＤの構造および製造方法を第１図を用いて説
明する。第１図Ｃは２相パルス駆動ＣＣＤの電荷転送方
向に平行な断面図であって、１はＰ型シリコン基板、２
はゲート酸化膜、３はゲートチッ化シリコン膜、７は第
１のポリシリコンゲート、９は第２のポリシリコンゲー
ト、８は第１゜第２のポリシリコンゲートを絶縁する為
の３１０２膜、６は表面のみ比較的高濃度のドナーを含
むＮ型であって内蔵電圧の最大値すなわちピンチオフ電
圧が比較的大きい領域、４は表面のみ比較的低濃度のド
ナーを含むＮ型であって、ピンチオフ電圧か比較的小さ
い領域である。今ピンチオフ電圧の大きい領域６を蓄積
領域、ピンチオフ電圧の小さい領域４を転送領域とそれ
ぞれ呼ぶ。
明する。第１図Ｃは２相パルス駆動ＣＣＤの電荷転送方
向に平行な断面図であって、１はＰ型シリコン基板、２
はゲート酸化膜、３はゲートチッ化シリコン膜、７は第
１のポリシリコンゲート、９は第２のポリシリコンゲー
ト、８は第１゜第２のポリシリコンゲートを絶縁する為
の３１０２膜、６は表面のみ比較的高濃度のドナーを含
むＮ型であって内蔵電圧の最大値すなわちピンチオフ電
圧が比較的大きい領域、４は表面のみ比較的低濃度のド
ナーを含むＮ型であって、ピンチオフ電圧か比較的小さ
い領域である。今ピンチオフ電圧の大きい領域６を蓄積
領域、ピンチオフ電圧の小さい領域４を転送領域とそれ
ぞれ呼ぶ。
また隣接した１つの蓄積領域６と１つの転送領域４の組
をセルと呼ぶ。第１のポリシリコンゲート９との境界は
、各セルの境界と一致しており、各セルの上部には交互
に第１．第２のポリシリコンゲート７．９がそれぞれ形
成されでいる。
をセルと呼ぶ。第１のポリシリコンゲート９との境界は
、各セルの境界と一致しており、各セルの上部には交互
に第１．第２のポリシリコンゲート７．９がそれぞれ形
成されでいる。
このような構造のＣＯＤを製造するためにはまずシリコ
ン基板１のＣＣＤ領域全体に低表面濃度のＮ型領域を形
成する工程、ゲート酸膜２．ケートチッ化シリコン膜３
とを形成する工程を経た後、蓄積領域６に選択的にドナ
ー不純物（燐や砒素）をイオン注入するためフォトリソ
グラフィ一工程により転送領域４の表面にイオン注入の
マスクとなるフォトレジストパターン５を形成し、次い
でドナー不純物をイオン注入する（第１図Ａ）。
ン基板１のＣＣＤ領域全体に低表面濃度のＮ型領域を形
成する工程、ゲート酸膜２．ケートチッ化シリコン膜３
とを形成する工程を経た後、蓄積領域６に選択的にドナ
ー不純物（燐や砒素）をイオン注入するためフォトリソ
グラフィ一工程により転送領域４の表面にイオン注入の
マスクとなるフォトレジストパターン５を形成し、次い
でドナー不純物をイオン注入する（第１図Ａ）。
しかるのち、イオン住人マスクとなったレジストパター
ン５を除去する工程を施す。そして第１０ケートポリン
リコン膜７を堆積して１セルおきに写真蝕刻により上記
第１のポリシリコン膜７を除去して第１のポリシリコン
ゲート７を形成する。
ン５を除去する工程を施す。そして第１０ケートポリン
リコン膜７を堆積して１セルおきに写真蝕刻により上記
第１のポリシリコン膜７を除去して第１のポリシリコン
ゲート７を形成する。
次に第１のポリシリコンゲート７の表面を酸化して第１
と第２のポリシリコンゲートを絶縁するだめの酸化膜８
を形成する（第１図Ｂ）。次に表面に第２のポリノリコ
ン膜９を堆積して写真蝕刻により第１のポリシリコンゲ
ート７の表面の第２のポリシリコン膜を除去して第２の
ポリシリコンゲート９を形成して第１図Ｃの構造を得る
。
と第２のポリシリコンゲートを絶縁するだめの酸化膜８
を形成する（第１図Ｂ）。次に表面に第２のポリノリコ
ン膜９を堆積して写真蝕刻により第１のポリシリコンゲ
ート７の表面の第２のポリシリコン膜を除去して第２の
ポリシリコンゲート９を形成して第１図Ｃの構造を得る
。
しかし第１図の製造方法によればシリコン基板に低表面
濃度および高表面濃度のＮ型領域を形成してしまった後
に、第１のポリシリコンゲート７を形成する時各ビット
の端部と第１のポリシリコンゲート７の端部とをマスク
合わせによって合わせなければならない。ところがこの
合せ精度が悪いと、ＣＯＤの転送効率が低ドする。今転
送効率９９．９９ ％を目標とした場合、上記マスク合
せ精度は±０ 、２ ｐｍ程度以内でなければならず、
歩留りは極めて小さくなるという欠点を持つ。
濃度および高表面濃度のＮ型領域を形成してしまった後
に、第１のポリシリコンゲート７を形成する時各ビット
の端部と第１のポリシリコンゲート７の端部とをマスク
合わせによって合わせなければならない。ところがこの
合せ精度が悪いと、ＣＯＤの転送効率が低ドする。今転
送効率９９．９９ ％を目標とした場合、上記マスク合
せ精度は±０ 、２ ｐｍ程度以内でなければならず、
歩留りは極めて小さくなるという欠点を持つ。
発明の目的
本発明は高密度・微糺パターンＣＣＤに於けるこのよう
な転送効率の低下を防止する為に原因となるマスク合せ
工程をなくする自己整合構造を採用することによって二
相クロック駆動ＣＯＤの製造工程に於ける歩留まりを大
幅に向上することを目的とする。
な転送効率の低下を防止する為に原因となるマスク合せ
工程をなくする自己整合構造を採用することによって二
相クロック駆動ＣＯＤの製造工程に於ける歩留まりを大
幅に向上することを目的とする。
発明の構成
本発明は転送領域と蓄積領域とから成る二相クロック駆
動ＣＣＤのセルに於て、前もってウェルとケート絶縁膜
とを形成し、ゲート絶縁膜上の上記両領域のうちの一方
の領域上部に形成された第１のゲート電極をマスクとし
て他方の領域に選択的にイオン注入することによって他
品領域のウェルの不純物濃度を変えてピンチオフ電圧を
変化させる。そして、上記第１のゲート電極の表面を層
間絶縁膜で覆い、上記第１のゲート電極の他方の領域と
の境界端部のみ上記層間絶縁膜を除去して、第２のケー
ト電極膜を積層する。そして第１のゲート電極上部に於
いて第１のゲート電極の両端部を除く第２のゲート電極
膜を除去すれば、第１のゲート電極と第２のゲート電極
は両方の領域の境界部分に於て第１のゲート電極の側面
を含む端部で接続され、セルの端部ては第１および第２
のゲート電極は層間絶縁膜によって絶縁された形状を程
し、２相クロツク駆動ＣＯＤとなる。
動ＣＣＤのセルに於て、前もってウェルとケート絶縁膜
とを形成し、ゲート絶縁膜上の上記両領域のうちの一方
の領域上部に形成された第１のゲート電極をマスクとし
て他方の領域に選択的にイオン注入することによって他
品領域のウェルの不純物濃度を変えてピンチオフ電圧を
変化させる。そして、上記第１のゲート電極の表面を層
間絶縁膜で覆い、上記第１のゲート電極の他方の領域と
の境界端部のみ上記層間絶縁膜を除去して、第２のケー
ト電極膜を積層する。そして第１のゲート電極上部に於
いて第１のゲート電極の両端部を除く第２のゲート電極
膜を除去すれば、第１のゲート電極と第２のゲート電極
は両方の領域の境界部分に於て第１のゲート電極の側面
を含む端部で接続され、セルの端部ては第１および第２
のゲート電極は層間絶縁膜によって絶縁された形状を程
し、２相クロツク駆動ＣＯＤとなる。
実施例の説明
本発明の一実施例を第２図を参照して説明する。
第２図はＣＯＤの転送方向に平行なセルの断面図を示し
１第２図Ｅにおいて、１１はＰ型シリコン基板、１２は
ゲートシリコン酸化膜、１３はゲートシリコン酸化膜で
あってゲート絶縁膜は２層構造を有している。１４は低
表面濃度Ｎ型の転送領域、１６は高表面濃度Ｎ型の蓄積
領域、１５は第１のポリシリコンゲート、１７はビット
間のゲートポリシリコンを絶縁するための酸化膜、１８
ｄ：第２のポリシリコンゲートであって、第１のゲート
ポリシリコン１３の片（４１の側面を含む端部て接続さ
れている。
１第２図Ｅにおいて、１１はＰ型シリコン基板、１２は
ゲートシリコン酸化膜、１３はゲートシリコン酸化膜で
あってゲート絶縁膜は２層構造を有している。１４は低
表面濃度Ｎ型の転送領域、１６は高表面濃度Ｎ型の蓄積
領域、１５は第１のポリシリコンゲート、１７はビット
間のゲートポリシリコンを絶縁するための酸化膜、１８
ｄ：第２のポリシリコンゲートであって、第１のゲート
ポリシリコン１３の片（４１の側面を含む端部て接続さ
れている。
このような構造の製造方法を、第２図を用いて説明する
。
。
比抵抗１０Ｑ −Ｃｍ程度で面方位１ｏｏ２有するＰ型
Ｓ１病板１１つ表面の転送領域と蓄積領域にＩ Ｘ １
０ １ｏｎｓ ／ ａｒｆの燐を、８０Ｋ ｅ Ｖの加
速電電圧でイオン注入してＮ型のウェル１４を作る。
Ｓ１病板１１つ表面の転送領域と蓄積領域にＩ Ｘ １
０ １ｏｎｓ ／ ａｒｆの燐を、８０Ｋ ｅ Ｖの加
速電電圧でイオン注入してＮ型のウェル１４を作る。
この表面を９００Ｃで３ｏ分程度熱酸化して約４００人
のゲート膜化膜１２を形成した後、減圧ＣＶＤによって
ブリコンチッ化膜１３を約６００人積層する（第２図Ａ
）。次に、減圧ＣＶＤによって第１のポリシリコン１５
を約３００１）入積層した後、ｌＸ１０ ｌ ＯｎＳ
／ Ｃｍの燐を４０ＫｅＶの加速電圧でイオン、注入し
て転送領域１４の表面にこのポリシリコンを残して第１
０ケートポリシリコン１５を形成する。そして次に１．
５Ｘ１０１３ｉｏｎｓ／ａｌの燐を１２０Ｋ ｅ Ｖの
加速電圧でイオン注入すれば第１のゲートポリシリコン
１６がマスクとなってポリシリコン１５のない部分には
燐が注入されて蓄領域１６ができる（第２図Ｂ）。
のゲート膜化膜１２を形成した後、減圧ＣＶＤによって
ブリコンチッ化膜１３を約６００人積層する（第２図Ａ
）。次に、減圧ＣＶＤによって第１のポリシリコン１５
を約３００１）入積層した後、ｌＸ１０ ｌ ＯｎＳ
／ Ｃｍの燐を４０ＫｅＶの加速電圧でイオン、注入し
て転送領域１４の表面にこのポリシリコンを残して第１
０ケートポリシリコン１５を形成する。そして次に１．
５Ｘ１０１３ｉｏｎｓ／ａｌの燐を１２０Ｋ ｅ Ｖの
加速電圧でイオン注入すれば第１のゲートポリシリコン
１６がマスクとなってポリシリコン１５のない部分には
燐が注入されて蓄領域１６ができる（第２図Ｂ）。
次に９００Ｃ水蒸気雰囲気中で約４０分熱処理を施せば
第１のケートポリシリコン１５の表面には約２５００へ
の酸化膜１７ができる（第２図Ｃ）。
第１のケートポリシリコン１５の表面には約２５００へ
の酸化膜１７ができる（第２図Ｃ）。
そして写真蝕刻により第１のゲートポリシリコン１５の
片側の側面を含む端部の酸化膜１７を除去して第２のポ
リノリコン１８をやはり減圧ＣＶＤによって約３０つ〇
へ形成する（第２図Ｄ）。そして２ Ｘ １０” １ｏ
ｎｓ ／ ｃａの燐を４０Ｋ ｅ Ｖの加速電圧でイオ
ン注入して、写真蝕刻によって、第１ゲートポリンリコ
ン１５の表面て、第２のポリシリコンを切断すれは第２
図Ｅの如く２相クロツク駆動ＣＯＤが形成される。
片側の側面を含む端部の酸化膜１７を除去して第２のポ
リノリコン１８をやはり減圧ＣＶＤによって約３０つ〇
へ形成する（第２図Ｄ）。そして２ Ｘ １０” １ｏ
ｎｓ ／ ｃａの燐を４０Ｋ ｅ Ｖの加速電圧でイオ
ン注入して、写真蝕刻によって、第１ゲートポリンリコ
ン１５の表面て、第２のポリシリコンを切断すれは第２
図Ｅの如く２相クロツク駆動ＣＯＤが形成される。
本実施例によれば、ゲートポリシリコン１５と転送領域
１４および蓄積領域１６とは自己整合的に位置合わせさ
れる為、合せズレに原因される転送効率の低下を皆無に
することができる。
１４および蓄積領域１６とは自己整合的に位置合わせさ
れる為、合せズレに原因される転送効率の低下を皆無に
することができる。
本発明はまだ、始に転送領域および蓄積領域全体にＮ型
の高い表面濃度を有するウェルを形成して、第１０ケー
トポリンリコンを蓄積領域の表面に形成し、これをマス
クとして転送領域に例えばホウ素をイオン１牛大してＮ
型不純物を補償して、低表面濃度のＮ型領域とすること
によって転送領域全形成する場合も全く同じ効果を有す
る。
の高い表面濃度を有するウェルを形成して、第１０ケー
トポリンリコンを蓄積領域の表面に形成し、これをマス
クとして転送領域に例えばホウ素をイオン１牛大してＮ
型不純物を補償して、低表面濃度のＮ型領域とすること
によって転送領域全形成する場合も全く同じ効果を有す
る。
発明の効果
以上のように本発明によれはポリシリコンゲートと転送
領域と蓄積領域とが自己−整合によって位置合わせされ
るため合せず、１１によって／ｌミする転送効率の劣化
（は皆無となり、歩留り向上をもたらす。
領域と蓄積領域とが自己−整合によって位置合わせされ
るため合せず、１１によって／ｌミする転送効率の劣化
（は皆無となり、歩留り向上をもたらす。
寸だ、二つのボ゛リシリコン膜は主として第１のポリシ
リコンの１ｌｌｌｊ面で接続されるのて、面積的にも損
失がない。従って二次元イメージセンサ等の高集積度素
子への応用が容易に実現可能である。
リコンの１ｌｌｌｊ面で接続されるのて、面積的にも損
失がない。従って二次元イメージセンサ等の高集積度素
子への応用が容易に実現可能である。
第１図Ａ−Ｃは従来のＣＣＤ構造およびその製造方法の
ＣＣＤ転送方向に平行な工程断面図、第２図Ａ−Ｅは本
発明の一実施例のＣＯＤの構造およびその製造方法を示
す工程断面図である。 １４・・・・・低表面濃度のＮ型を有するトランスファ
（転送）領域。１６・・・・・・高表面濃度のＮ型を有
するストレージ（蓄積）領域、１２・・・・・・ゲート
酸化膜、１３・・・・・・ケートチッ化シリコン膜、１
５・・・・・・第１ポリンリコンケート、１８・・・・
・第２ポリシリコンゲート、１７・・・・・・層間絶縁
膜。
ＣＣＤ転送方向に平行な工程断面図、第２図Ａ−Ｅは本
発明の一実施例のＣＯＤの構造およびその製造方法を示
す工程断面図である。 １４・・・・・低表面濃度のＮ型を有するトランスファ
（転送）領域。１６・・・・・・高表面濃度のＮ型を有
するストレージ（蓄積）領域、１２・・・・・・ゲート
酸化膜、１３・・・・・・ケートチッ化シリコン膜、１
５・・・・・・第１ポリンリコンケート、１８・・・・
・第２ポリシリコンゲート、１７・・・・・・層間絶縁
膜。
Claims (2)
- （１）隣接した転送領域と蓄積領域を有する転送セルと
、上記転送領域および蓄積領域の表面に存在するゲート
絶縁膜と、上記一方の項域の上部にのみ存在する第１の
ゲート電極膜と、上記他方の領域の上部および上記第１
のゲート電極の両端部をＭう第２のゲー）１極膜とを有
し、上記第１０ゲ↓ 一ト電極か上記委他方領域との境界側の端部では上記第
２のゲート電極膜と接続されかつ隣接するセルとの境界
側の端部では上記第２のゲート電極膜とは層間絶縁膜を
介して絶縁されていることを特徴とするＣＣＤ。 - （２）転送領域と上記蓄積領域にウェルを形成する工程
、上記転送領域と上記蓄積領域の表面゛にケート絶縁膜
を形成する工程、上記一方領域の上部にゲート電極を形
成する工程、上記第１のゲート電極をマスクとしてイオ
ン注入を行って上記他方領域のウェルの不純物濃度を選
択的に変える工程、上記第１のケート電極の表面に上記
層間絶縁膜を形成する工程、上記第１のゲート電極のセ
ル内の上記他方の領域との境界端部の上記層間絶縁膜を
除去する工程、上記セルに第２のゲート電極となる膜を
積層し、上記第１のゲート電極上の一部の上記第２のゲ
ート電極となる膜を除去して第２のケート電極を形成す
る工程を含むことを特徴とするＣＯＤの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17725182A JPS5966169A (ja) | 1982-10-07 | 1982-10-07 | Ｃｃｄおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17725182A JPS5966169A (ja) | 1982-10-07 | 1982-10-07 | Ｃｃｄおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5966169A true JPS5966169A (ja) | 1984-04-14 |
Family
ID=16027800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17725182A Pending JPS5966169A (ja) | 1982-10-07 | 1982-10-07 | Ｃｃｄおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5966169A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50115982A (ja) * | 1974-02-08 | 1975-09-10 |
-
1982
- 1982-10-07 JP JP17725182A patent/JPS5966169A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50115982A (ja) * | 1974-02-08 | 1975-09-10 |
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