JPS5966169A - Ccdおよびその製造方法 - Google Patents
Ccdおよびその製造方法Info
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- JPS5966169A JPS5966169A JP17725182A JP17725182A JPS5966169A JP S5966169 A JPS5966169 A JP S5966169A JP 17725182 A JP17725182 A JP 17725182A JP 17725182 A JP17725182 A JP 17725182A JP S5966169 A JPS5966169 A JP S5966169A
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- Japan
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- polysilicon
- region
- gate electrode
- gate
- film
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823406—Combination of charge coupled devices, i.e. CCD, or BBD
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明(d、、生導体装置およびその製造方法特に2相
パルス、駆動CCD (C関するものである。
パルス、駆動CCD (C関するものである。
従来例の構成とその問題点
従来のCODの構造および製造方法を第1図を用いて説
明する。第1図Cは2相パルス駆動CCDの電荷転送方
向に平行な断面図であって、1はP型シリコン基板、2
はゲート酸化膜、3はゲートチッ化シリコン膜、7は第
1のポリシリコンゲート、9は第2のポリシリコンゲー
ト、8は第1゜第2のポリシリコンゲートを絶縁する為
の3102膜、6は表面のみ比較的高濃度のドナーを含
むN型であって内蔵電圧の最大値すなわちピンチオフ電
圧が比較的大きい領域、4は表面のみ比較的低濃度のド
ナーを含むN型であって、ピンチオフ電圧か比較的小さ
い領域である。今ピンチオフ電圧の大きい領域6を蓄積
領域、ピンチオフ電圧の小さい領域4を転送領域とそれ
ぞれ呼ぶ。
明する。第1図Cは2相パルス駆動CCDの電荷転送方
向に平行な断面図であって、1はP型シリコン基板、2
はゲート酸化膜、3はゲートチッ化シリコン膜、7は第
1のポリシリコンゲート、9は第2のポリシリコンゲー
ト、8は第1゜第2のポリシリコンゲートを絶縁する為
の3102膜、6は表面のみ比較的高濃度のドナーを含
むN型であって内蔵電圧の最大値すなわちピンチオフ電
圧が比較的大きい領域、4は表面のみ比較的低濃度のド
ナーを含むN型であって、ピンチオフ電圧か比較的小さ
い領域である。今ピンチオフ電圧の大きい領域6を蓄積
領域、ピンチオフ電圧の小さい領域4を転送領域とそれ
ぞれ呼ぶ。
また隣接した1つの蓄積領域6と1つの転送領域4の組
をセルと呼ぶ。第1のポリシリコンゲート9との境界は
、各セルの境界と一致しており、各セルの上部には交互
に第1.第2のポリシリコンゲート7.9がそれぞれ形
成されでいる。
をセルと呼ぶ。第1のポリシリコンゲート9との境界は
、各セルの境界と一致しており、各セルの上部には交互
に第1.第2のポリシリコンゲート7.9がそれぞれ形
成されでいる。
このような構造のCODを製造するためにはまずシリコ
ン基板1のCCD領域全体に低表面濃度のN型領域を形
成する工程、ゲート酸膜2.ケートチッ化シリコン膜3
とを形成する工程を経た後、蓄積領域6に選択的にドナ
ー不純物(燐や砒素)をイオン注入するためフォトリソ
グラフィ一工程により転送領域4の表面にイオン注入の
マスクとなるフォトレジストパターン5を形成し、次い
でドナー不純物をイオン注入する(第1図A)。
ン基板1のCCD領域全体に低表面濃度のN型領域を形
成する工程、ゲート酸膜2.ケートチッ化シリコン膜3
とを形成する工程を経た後、蓄積領域6に選択的にドナ
ー不純物(燐や砒素)をイオン注入するためフォトリソ
グラフィ一工程により転送領域4の表面にイオン注入の
マスクとなるフォトレジストパターン5を形成し、次い
でドナー不純物をイオン注入する(第1図A)。
しかるのち、イオン住人マスクとなったレジストパター
ン5を除去する工程を施す。そして第10ケートポリン
リコン膜7を堆積して1セルおきに写真蝕刻により上記
第1のポリシリコン膜7を除去して第1のポリシリコン
ゲート7を形成する。
ン5を除去する工程を施す。そして第10ケートポリン
リコン膜7を堆積して1セルおきに写真蝕刻により上記
第1のポリシリコン膜7を除去して第1のポリシリコン
ゲート7を形成する。
次に第1のポリシリコンゲート7の表面を酸化して第1
と第2のポリシリコンゲートを絶縁するだめの酸化膜8
を形成する(第1図B)。次に表面に第2のポリノリコ
ン膜9を堆積して写真蝕刻により第1のポリシリコンゲ
ート7の表面の第2のポリシリコン膜を除去して第2の
ポリシリコンゲート9を形成して第1図Cの構造を得る
。
と第2のポリシリコンゲートを絶縁するだめの酸化膜8
を形成する(第1図B)。次に表面に第2のポリノリコ
ン膜9を堆積して写真蝕刻により第1のポリシリコンゲ
ート7の表面の第2のポリシリコン膜を除去して第2の
ポリシリコンゲート9を形成して第1図Cの構造を得る
。
しかし第1図の製造方法によればシリコン基板に低表面
濃度および高表面濃度のN型領域を形成してしまった後
に、第1のポリシリコンゲート7を形成する時各ビット
の端部と第1のポリシリコンゲート7の端部とをマスク
合わせによって合わせなければならない。ところがこの
合せ精度が悪いと、CODの転送効率が低ドする。今転
送効率99.99 %を目標とした場合、上記マスク合
せ精度は±0 、2 pm程度以内でなければならず、
歩留りは極めて小さくなるという欠点を持つ。
濃度および高表面濃度のN型領域を形成してしまった後
に、第1のポリシリコンゲート7を形成する時各ビット
の端部と第1のポリシリコンゲート7の端部とをマスク
合わせによって合わせなければならない。ところがこの
合せ精度が悪いと、CODの転送効率が低ドする。今転
送効率99.99 %を目標とした場合、上記マスク合
せ精度は±0 、2 pm程度以内でなければならず、
歩留りは極めて小さくなるという欠点を持つ。
発明の目的
本発明は高密度・微糺パターンCCDに於けるこのよう
な転送効率の低下を防止する為に原因となるマスク合せ
工程をなくする自己整合構造を採用することによって二
相クロック駆動CODの製造工程に於ける歩留まりを大
幅に向上することを目的とする。
な転送効率の低下を防止する為に原因となるマスク合せ
工程をなくする自己整合構造を採用することによって二
相クロック駆動CODの製造工程に於ける歩留まりを大
幅に向上することを目的とする。
発明の構成
本発明は転送領域と蓄積領域とから成る二相クロック駆
動CCDのセルに於て、前もってウェルとケート絶縁膜
とを形成し、ゲート絶縁膜上の上記両領域のうちの一方
の領域上部に形成された第1のゲート電極をマスクとし
て他方の領域に選択的にイオン注入することによって他
品領域のウェルの不純物濃度を変えてピンチオフ電圧を
変化させる。そして、上記第1のゲート電極の表面を層
間絶縁膜で覆い、上記第1のゲート電極の他方の領域と
の境界端部のみ上記層間絶縁膜を除去して、第2のケー
ト電極膜を積層する。そして第1のゲート電極上部に於
いて第1のゲート電極の両端部を除く第2のゲート電極
膜を除去すれば、第1のゲート電極と第2のゲート電極
は両方の領域の境界部分に於て第1のゲート電極の側面
を含む端部で接続され、セルの端部ては第1および第2
のゲート電極は層間絶縁膜によって絶縁された形状を程
し、2相クロツク駆動CODとなる。
動CCDのセルに於て、前もってウェルとケート絶縁膜
とを形成し、ゲート絶縁膜上の上記両領域のうちの一方
の領域上部に形成された第1のゲート電極をマスクとし
て他方の領域に選択的にイオン注入することによって他
品領域のウェルの不純物濃度を変えてピンチオフ電圧を
変化させる。そして、上記第1のゲート電極の表面を層
間絶縁膜で覆い、上記第1のゲート電極の他方の領域と
の境界端部のみ上記層間絶縁膜を除去して、第2のケー
ト電極膜を積層する。そして第1のゲート電極上部に於
いて第1のゲート電極の両端部を除く第2のゲート電極
膜を除去すれば、第1のゲート電極と第2のゲート電極
は両方の領域の境界部分に於て第1のゲート電極の側面
を含む端部で接続され、セルの端部ては第1および第2
のゲート電極は層間絶縁膜によって絶縁された形状を程
し、2相クロツク駆動CODとなる。
実施例の説明
本発明の一実施例を第2図を参照して説明する。
第2図はCODの転送方向に平行なセルの断面図を示し
1第2図Eにおいて、11はP型シリコン基板、12は
ゲートシリコン酸化膜、13はゲートシリコン酸化膜で
あってゲート絶縁膜は2層構造を有している。14は低
表面濃度N型の転送領域、16は高表面濃度N型の蓄積
領域、15は第1のポリシリコンゲート、17はビット
間のゲートポリシリコンを絶縁するための酸化膜、18
d:第2のポリシリコンゲートであって、第1のゲート
ポリシリコン13の片(41の側面を含む端部て接続さ
れている。
1第2図Eにおいて、11はP型シリコン基板、12は
ゲートシリコン酸化膜、13はゲートシリコン酸化膜で
あってゲート絶縁膜は2層構造を有している。14は低
表面濃度N型の転送領域、16は高表面濃度N型の蓄積
領域、15は第1のポリシリコンゲート、17はビット
間のゲートポリシリコンを絶縁するための酸化膜、18
d:第2のポリシリコンゲートであって、第1のゲート
ポリシリコン13の片(41の側面を含む端部て接続さ
れている。
このような構造の製造方法を、第2図を用いて説明する
。
。
比抵抗10Q −Cm程度で面方位1oo2有するP型
S1病板11つ表面の転送領域と蓄積領域にI X 1
0 1ons / arfの燐を、80K e Vの加
速電電圧でイオン注入してN型のウェル14を作る。
S1病板11つ表面の転送領域と蓄積領域にI X 1
0 1ons / arfの燐を、80K e Vの加
速電電圧でイオン注入してN型のウェル14を作る。
この表面を900Cで3o分程度熱酸化して約400人
のゲート膜化膜12を形成した後、減圧CVDによって
ブリコンチッ化膜13を約600人積層する(第2図A
)。次に、減圧CVDによって第1のポリシリコン15
を約3001)入積層した後、lX10 l OnS
/ Cmの燐を40KeVの加速電圧でイオン、注入し
て転送領域14の表面にこのポリシリコンを残して第1
0ケートポリシリコン15を形成する。そして次に1.
5X1013ions/alの燐を120K e Vの
加速電圧でイオン注入すれば第1のゲートポリシリコン
16がマスクとなってポリシリコン15のない部分には
燐が注入されて蓄領域16ができる(第2図B)。
のゲート膜化膜12を形成した後、減圧CVDによって
ブリコンチッ化膜13を約600人積層する(第2図A
)。次に、減圧CVDによって第1のポリシリコン15
を約3001)入積層した後、lX10 l OnS
/ Cmの燐を40KeVの加速電圧でイオン、注入し
て転送領域14の表面にこのポリシリコンを残して第1
0ケートポリシリコン15を形成する。そして次に1.
5X1013ions/alの燐を120K e Vの
加速電圧でイオン注入すれば第1のゲートポリシリコン
16がマスクとなってポリシリコン15のない部分には
燐が注入されて蓄領域16ができる(第2図B)。
次に900C水蒸気雰囲気中で約40分熱処理を施せば
第1のケートポリシリコン15の表面には約2500へ
の酸化膜17ができる(第2図C)。
第1のケートポリシリコン15の表面には約2500へ
の酸化膜17ができる(第2図C)。
そして写真蝕刻により第1のゲートポリシリコン15の
片側の側面を含む端部の酸化膜17を除去して第2のポ
リノリコン18をやはり減圧CVDによって約30つ〇
へ形成する(第2図D)。そして2 X 10” 1o
ns / caの燐を40K e Vの加速電圧でイオ
ン注入して、写真蝕刻によって、第1ゲートポリンリコ
ン15の表面て、第2のポリシリコンを切断すれは第2
図Eの如く2相クロツク駆動CODが形成される。
片側の側面を含む端部の酸化膜17を除去して第2のポ
リノリコン18をやはり減圧CVDによって約30つ〇
へ形成する(第2図D)。そして2 X 10” 1o
ns / caの燐を40K e Vの加速電圧でイオ
ン注入して、写真蝕刻によって、第1ゲートポリンリコ
ン15の表面て、第2のポリシリコンを切断すれは第2
図Eの如く2相クロツク駆動CODが形成される。
本実施例によれば、ゲートポリシリコン15と転送領域
14および蓄積領域16とは自己整合的に位置合わせさ
れる為、合せズレに原因される転送効率の低下を皆無に
することができる。
14および蓄積領域16とは自己整合的に位置合わせさ
れる為、合せズレに原因される転送効率の低下を皆無に
することができる。
本発明はまだ、始に転送領域および蓄積領域全体にN型
の高い表面濃度を有するウェルを形成して、第10ケー
トポリンリコンを蓄積領域の表面に形成し、これをマス
クとして転送領域に例えばホウ素をイオン1牛大してN
型不純物を補償して、低表面濃度のN型領域とすること
によって転送領域全形成する場合も全く同じ効果を有す
る。
の高い表面濃度を有するウェルを形成して、第10ケー
トポリンリコンを蓄積領域の表面に形成し、これをマス
クとして転送領域に例えばホウ素をイオン1牛大してN
型不純物を補償して、低表面濃度のN型領域とすること
によって転送領域全形成する場合も全く同じ効果を有す
る。
発明の効果
以上のように本発明によれはポリシリコンゲートと転送
領域と蓄積領域とが自己−整合によって位置合わせされ
るため合せず、11によって/lミする転送効率の劣化
(は皆無となり、歩留り向上をもたらす。
領域と蓄積領域とが自己−整合によって位置合わせされ
るため合せず、11によって/lミする転送効率の劣化
(は皆無となり、歩留り向上をもたらす。
寸だ、二つのボ゛リシリコン膜は主として第1のポリシ
リコンの1lllj面で接続されるのて、面積的にも損
失がない。従って二次元イメージセンサ等の高集積度素
子への応用が容易に実現可能である。
リコンの1lllj面で接続されるのて、面積的にも損
失がない。従って二次元イメージセンサ等の高集積度素
子への応用が容易に実現可能である。
第1図A−Cは従来のCCD構造およびその製造方法の
CCD転送方向に平行な工程断面図、第2図A−Eは本
発明の一実施例のCODの構造およびその製造方法を示
す工程断面図である。 14・・・・・低表面濃度のN型を有するトランスファ
(転送)領域。16・・・・・・高表面濃度のN型を有
するストレージ(蓄積)領域、12・・・・・・ゲート
酸化膜、13・・・・・・ケートチッ化シリコン膜、1
5・・・・・・第1ポリンリコンケート、18・・・・
・第2ポリシリコンゲート、17・・・・・・層間絶縁
膜。
CCD転送方向に平行な工程断面図、第2図A−Eは本
発明の一実施例のCODの構造およびその製造方法を示
す工程断面図である。 14・・・・・低表面濃度のN型を有するトランスファ
(転送)領域。16・・・・・・高表面濃度のN型を有
するストレージ(蓄積)領域、12・・・・・・ゲート
酸化膜、13・・・・・・ケートチッ化シリコン膜、1
5・・・・・・第1ポリンリコンケート、18・・・・
・第2ポリシリコンゲート、17・・・・・・層間絶縁
膜。
Claims (2)
- (1)隣接した転送領域と蓄積領域を有する転送セルと
、上記転送領域および蓄積領域の表面に存在するゲート
絶縁膜と、上記一方の項域の上部にのみ存在する第1の
ゲート電極膜と、上記他方の領域の上部および上記第1
のゲート電極の両端部をMう第2のゲー)1極膜とを有
し、上記第10ゲ↓ 一ト電極か上記委他方領域との境界側の端部では上記第
2のゲート電極膜と接続されかつ隣接するセルとの境界
側の端部では上記第2のゲート電極膜とは層間絶縁膜を
介して絶縁されていることを特徴とするCCD。 - (2)転送領域と上記蓄積領域にウェルを形成する工程
、上記転送領域と上記蓄積領域の表面゛にケート絶縁膜
を形成する工程、上記一方領域の上部にゲート電極を形
成する工程、上記第1のゲート電極をマスクとしてイオ
ン注入を行って上記他方領域のウェルの不純物濃度を選
択的に変える工程、上記第1のケート電極の表面に上記
層間絶縁膜を形成する工程、上記第1のゲート電極のセ
ル内の上記他方の領域との境界端部の上記層間絶縁膜を
除去する工程、上記セルに第2のゲート電極となる膜を
積層し、上記第1のゲート電極上の一部の上記第2のゲ
ート電極となる膜を除去して第2のケート電極を形成す
る工程を含むことを特徴とするCODの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17725182A JPS5966169A (ja) | 1982-10-07 | 1982-10-07 | Ccdおよびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17725182A JPS5966169A (ja) | 1982-10-07 | 1982-10-07 | Ccdおよびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5966169A true JPS5966169A (ja) | 1984-04-14 |
Family
ID=16027800
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17725182A Pending JPS5966169A (ja) | 1982-10-07 | 1982-10-07 | Ccdおよびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5966169A (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50115982A (ja) * | 1974-02-08 | 1975-09-10 |
-
1982
- 1982-10-07 JP JP17725182A patent/JPS5966169A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50115982A (ja) * | 1974-02-08 | 1975-09-10 |
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