JPS61198813A - クロツクジエネレ−タ回路 - Google Patents
クロツクジエネレ−タ回路Info
- Publication number
- JPS61198813A JPS61198813A JP60188757A JP18875785A JPS61198813A JP S61198813 A JPS61198813 A JP S61198813A JP 60188757 A JP60188757 A JP 60188757A JP 18875785 A JP18875785 A JP 18875785A JP S61198813 A JPS61198813 A JP S61198813A
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- transistors
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01735—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by bootstrapping, i.e. by positive feed-back
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の背景〉
本発明は半導体装置に関し、より詳しくは０ＭＯ８ＶＬ
ＳＩダイナミックメモリ装置に用いられる型のクロック
ジェネレータ回路に関する。
ＳＩダイナミックメモリ装置に用いられる型のクロック
ジェネレータ回路に関する。
ダイナミック読み出し／書き込み型の半導体メモリ装置
は多数の内部クロックを用い、それらは大きな容量性負
荷を操作しなければならない。この目的のために用いら
れるクロックジェネレータ回路は装置の速度と電力損を
決定する上で重要な要素である。大きさが６４にビット
のＮＭＯＳダイナミックＲＡＭがＤＣ＾１ｅｘａｎｄｅ
ｒ、 ｗｈｔｔｅおＪｌｔＦＲａｏに発行された米国特
許第４．２３９．９９３号に例示されており、またその
ような装置に用いられるクロックジェネレータがＨｏｎ
ｇおよびＲｅｄｗｉｎｅに発行された米国特許 第４．２３９．９９２号に例示されていて、いずれの特
許もＴｅＸａＳ Ｉｎ５ｔｒｔｌｌｅｒｉｔＳにＩＩ渡
されている。
は多数の内部クロックを用い、それらは大きな容量性負
荷を操作しなければならない。この目的のために用いら
れるクロックジェネレータ回路は装置の速度と電力損を
決定する上で重要な要素である。大きさが６４にビット
のＮＭＯＳダイナミックＲＡＭがＤＣ＾１ｅｘａｎｄｅ
ｒ、 ｗｈｔｔｅおＪｌｔＦＲａｏに発行された米国特
許第４．２３９．９９３号に例示されており、またその
ような装置に用いられるクロックジェネレータがＨｏｎ
ｇおよびＲｅｄｗｉｎｅに発行された米国特許 第４．２３９．９９２号に例示されていて、いずれの特
許もＴｅＸａＳ Ｉｎ５ｔｒｔｌｌｅｒｉｔＳにＩＩ渡
されている。
０ＭＯ８技術において同様なダイナミックＲＡＭをより
＾いビット密度で（例えば２５６にビットまたは１メガ
ビツトで）構成するには、低電力損および他のそのよう
な設計の必要条件がより厳しくなる。
＾いビット密度で（例えば２５６にビットまたは１メガ
ビツトで）構成するには、低電力損および他のそのよう
な設計の必要条件がより厳しくなる。
本発明の主要な目的は、メモリ装置、とりわけ０ＭＯ８
９Ｂ理によって作成される装置のような半導体集積回路
のための進歩したクロックジェネレータ回路に関する。
９Ｂ理によって作成される装置のような半導体集積回路
のための進歩したクロックジェネレータ回路に関する。
もう１つの目的は単純化されたクロック装置によって機
能し、静的電力を失わず、そのクロック速度がコンデン
サの充電によって左右されず、その出力電圧の望ましく
ない漏れが回避され、その昇圧された電圧が出力トラン
ジスタを操作し、またその衝撃イオン化電流が低減され
る優れたＣＭＯＳクロックジェネレータを提供すること
である。
能し、静的電力を失わず、そのクロック速度がコンデン
サの充電によって左右されず、その出力電圧の望ましく
ない漏れが回避され、その昇圧された電圧が出力トラン
ジスタを操作し、またその衝撃イオン化電流が低減され
る優れたＣＭＯＳクロックジェネレータを提供すること
である。
〈発明の要約〉
本発明の１つの実施例によれば、０ＭＯ８り０ツクジ工
ネレータ回路が２つのクロックにより制御され、一方は
能動サイクルに入る際常に他方より先に高くなりまた予
備充電サイクルに入る際常に他方より先に低くなる。こ
の一方のクロックがＰチャネルトランジスタを通じてコ
ンデンサを予備充電し、また駆動ノードを放電した状態
に保つ。
ネレータ回路が２つのクロックにより制御され、一方は
能動サイクルに入る際常に他方より先に高くなりまた予
備充電サイクルに入る際常に他方より先に低くなる。こ
の一方のクロックがＰチャネルトランジスタを通じてコ
ンデンサを予備充電し、また駆動ノードを放電した状態
に保つ。
２組の準接続されたＮチャネル出力トランジスタが用い
られ、上部の２つのゲートが駆動ノードにより駆動され
、下部の２つのゲートはその入力として第２のり０ツク
を有するＣＭＯＳインバータにより駆動される。インバ
ータの出力はコンデンサと駆動ノードとの間にあるＰチ
ャネルトランジスタのゲートをも駆動する。第１のクロ
ックをそのゲート上に伴うもう１つのＰチャネルトラン
ジスタが駆動ノードを第１の出力対の中間ノードに結合
する。第２のクロックが電荷をコンデンサから駆動ノー
ドに送り、これもコンデンサに電源よりも上に駆動ノー
ドを昇圧させる。第１のクロックが低くなるとこの昇圧
されたノードを大地ではなく電源にまで放電させる。
られ、上部の２つのゲートが駆動ノードにより駆動され
、下部の２つのゲートはその入力として第２のり０ツク
を有するＣＭＯＳインバータにより駆動される。インバ
ータの出力はコンデンサと駆動ノードとの間にあるＰチ
ャネルトランジスタのゲートをも駆動する。第１のクロ
ックをそのゲート上に伴うもう１つのＰチャネルトラン
ジスタが駆動ノードを第１の出力対の中間ノードに結合
する。第２のクロックが電荷をコンデンサから駆動ノー
ドに送り、これもコンデンサに電源よりも上に駆動ノー
ドを昇圧させる。第１のクロックが低くなるとこの昇圧
されたノードを大地ではなく電源にまで放電させる。
〈実施例に関する詳細な説明〉
第１図を参照すると本発明によるＣＭＯＳクロックジェ
ネレータが示されている。本回路は２つのクロック入力
１０と１１を含み、それらに対しクロックΦ１とΦ２が
第２図に示される波形に見られるごとくに与えられる。
ネレータが示されている。本回路は２つのクロック入力
１０と１１を含み、それらに対しクロックΦ１とΦ２が
第２図に示される波形に見られるごとくに与えられる。
本回路は第２図の出力ΦＯｕｔを出力ノード１２におい
て生じる。この出力はΦ１の上昇からある一定の遅延Ｔ
をおいて高くなる。本回路は、直列接続されてそれらの
ゲート上にΦ２を有するトランジスタ１３と１４を伴う
ＣＭＯＳインバータを用いる。このインバータからの出
力ノード１５が出力段において２つのプルダウントラン
ジスタ１６と１７のゲートに接続され、またノード２０
と２１の間に接続された直列Ｐチャネルトランジスタ１
８のゲートにも接続される。ノード２１はそのゲート上
にΦ１を有する入力トランジスタ２２を通じて■ｃｃに
接続される。ノード２１は出力段において２つのＮチャ
ネルプルアップトランジスタ２３と２４のゲートに接続
される。２つのトランジスタ１６と２３の間のノード２
５はゲート上にΦ１を有するトランジスタ２６によって
ノード２１に結合され、またゲートされたＭＯＳコンデ
ンサ２７によってノード２０にも結合される。
て生じる。この出力はΦ１の上昇からある一定の遅延Ｔ
をおいて高くなる。本回路は、直列接続されてそれらの
ゲート上にΦ２を有するトランジスタ１３と１４を伴う
ＣＭＯＳインバータを用いる。このインバータからの出
力ノード１５が出力段において２つのプルダウントラン
ジスタ１６と１７のゲートに接続され、またノード２０
と２１の間に接続された直列Ｐチャネルトランジスタ１
８のゲートにも接続される。ノード２１はそのゲート上
にΦ１を有する入力トランジスタ２２を通じて■ｃｃに
接続される。ノード２１は出力段において２つのＮチャ
ネルプルアップトランジスタ２３と２４のゲートに接続
される。２つのトランジスタ１６と２３の間のノード２
５はゲート上にΦ１を有するトランジスタ２６によって
ノード２１に結合され、またゲートされたＭＯＳコンデ
ンサ２７によってノード２０にも結合される。
動作に際し、クロックΦ１とΦ２が低い場合にはコンデ
ンサ２７がオンになっているトランジスタ２２を通じて
Ｖ。Ｃまで充電され、またノード１５が高いので（Ｐチ
ャネルトランジスタ１３がオンであってノード１５を■
ｃｃまで充電する）ノード１２，２１および２５がゼロ
になる。この際Ｐチャネルトランジスタ１８がノード１
５によってオフに保たれるので、コンデンサ２７を駆動
ノード２１から分離する。能動サイクルにおいてはクロ
ックΦ１が最初に高くなり、そしてその後にそのクロッ
ク回路がΦ２によって完全に制御される。Φ１が高くな
る際、Ｐチャネルトランジスタ２２と２６がしゃ断され
るのでノード２０が充電状態で分離され、またノード２
１はもはやノード２５にクランプされない。Φ２が高く
なる際、ノード１５がＮチャネルトランジスタ１４を通
じて大地に放電するのでＰチャネル°トランジスタ１８
をオンにし、それが今度は捕えられていた電荷（コンデ
ンサ２７とノード２０）を駆動ノード２１に送り、かく
てトランジスタ２３と２４をオンにする。トランジスタ
２３がオンになるとそれがコンデンサ２７を昇圧する（
ｂｏｏｔ）のでトランジスタ１８を通じてＶＣ６より高
い信号を駆動ノード２１に送る。出力Φｏｕｔはいかな
る前縁（ｆｒｏｎｔ ｐｏｒｃｈ ）を供なわずにゼロ
から■ 一杯Ｃ までになる。能動サイクルの終わりに、予備充電サイク
ルのためにコンデンサ２７とノード２１の昇圧電圧を（
Ｐチャネルトランジスタ２２と２６を通じ■ＣＣに戻す
べく）放電させるためにΦ１が最初に低くなる。その後
Φ２が低くなる際にノード１５が高くなってコンデンサ
２７を駆動ノード２１から分離する。またΦ２が低くな
る際にトランジスタ１６がオンになり、何ら直流パワを
用いることなくトランジスタ２６を通じてノード２１の
みならずノード１２と２５を大地に放電させる。
ンサ２７がオンになっているトランジスタ２２を通じて
Ｖ。Ｃまで充電され、またノード１５が高いので（Ｐチ
ャネルトランジスタ１３がオンであってノード１５を■
ｃｃまで充電する）ノード１２，２１および２５がゼロ
になる。この際Ｐチャネルトランジスタ１８がノード１
５によってオフに保たれるので、コンデンサ２７を駆動
ノード２１から分離する。能動サイクルにおいてはクロ
ックΦ１が最初に高くなり、そしてその後にそのクロッ
ク回路がΦ２によって完全に制御される。Φ１が高くな
る際、Ｐチャネルトランジスタ２２と２６がしゃ断され
るのでノード２０が充電状態で分離され、またノード２
１はもはやノード２５にクランプされない。Φ２が高く
なる際、ノード１５がＮチャネルトランジスタ１４を通
じて大地に放電するのでＰチャネル°トランジスタ１８
をオンにし、それが今度は捕えられていた電荷（コンデ
ンサ２７とノード２０）を駆動ノード２１に送り、かく
てトランジスタ２３と２４をオンにする。トランジスタ
２３がオンになるとそれがコンデンサ２７を昇圧する（
ｂｏｏｔ）のでトランジスタ１８を通じてＶＣ６より高
い信号を駆動ノード２１に送る。出力Φｏｕｔはいかな
る前縁（ｆｒｏｎｔ ｐｏｒｃｈ ）を供なわずにゼロ
から■ 一杯Ｃ までになる。能動サイクルの終わりに、予備充電サイク
ルのためにコンデンサ２７とノード２１の昇圧電圧を（
Ｐチャネルトランジスタ２２と２６を通じ■ＣＣに戻す
べく）放電させるためにΦ１が最初に低くなる。その後
Φ２が低くなる際にノード１５が高くなってコンデンサ
２７を駆動ノード２１から分離する。またΦ２が低くな
る際にトランジスタ１６がオンになり、何ら直流パワを
用いることなくトランジスタ２６を通じてノード２１の
みならずノード１２と２５を大地に放電させる。
本回路内のトランジスタは全て増幅比の無いものであっ
ていかなる所定の点においても■。、より上から大地に
信号を放電するトランジスタが無いので熱電子の影響の
みならず衝撃イオン化電流も低減される。
ていかなる所定の点においても■。、より上から大地に
信号を放電するトランジスタが無いので熱電子の影響の
みならず衝撃イオン化電流も低減される。
本発明を例示実施例に関連して記述したが、本記述は限
定的な意味に解釈されることを意図するものではない。
定的な意味に解釈されることを意図するものではない。
例示実施例に対する様々な修正のみならず、本発明によ
る他の実施例も、本記述を参照すれば当業者には明きら
かとなろう。それ数本特許請求の範囲が本発明の真の範
囲内に帰するようないかなる修正または実施例をも包含
することが企図されている。
る他の実施例も、本記述を参照すれば当業者には明きら
かとなろう。それ数本特許請求の範囲が本発明の真の範
囲内に帰するようないかなる修正または実施例をも包含
することが企図されている。
第１図は本発明によるクロックジェネレータ回路の電気
的概略図、また第２図は第１図の回路における様々なノ
ードに関して電圧を時間の関数として示すタイミング図
である。 符号の説明 １０．１１・・・クロック入力、 Φ１．Φ２・・・第１、第２のクロック、１２・・・出
力ノード、 １３・・・Ｐチャネルトランジスタ、 １４・・・Ｎチャネルトランジスタ、 １５・・・ノード、 １６．１７・・・Ｎチャネルプルダウントランジスタ、
１８・・・Ｐチャネルトランジスタ、 ２０・・・ノード、 ２１・・・駆動ノード、 ２２・・・Ｐチャネルトランジスタ、 ２３．２４・・・Ｎチャネルプルアップトランジスタ、
２５・・・ノード、 ２６・・・Ｐチャネルトランジスタ、 ２７・・・コンデンサ
的概略図、また第２図は第１図の回路における様々なノ
ードに関して電圧を時間の関数として示すタイミング図
である。 符号の説明 １０．１１・・・クロック入力、 Φ１．Φ２・・・第１、第２のクロック、１２・・・出
力ノード、 １３・・・Ｐチャネルトランジスタ、 １４・・・Ｎチャネルトランジスタ、 １５・・・ノード、 １６．１７・・・Ｎチャネルプルダウントランジスタ、
１８・・・Ｐチャネルトランジスタ、 ２０・・・ノード、 ２１・・・駆動ノード、 ２２・・・Ｐチャネルトランジスタ、 ２３．２４・・・Ｎチャネルプルアップトランジスタ、
２５・・・ノード、 ２６・・・Ｐチャネルトランジスタ、 ２７・・・コンデンサ
Claims (4)
- （１）予備充電サイクルにおけるゼロ電圧と能動サイク
ルにおける電源電圧との間で各々スイッチングする第１
と第２のクロック電圧、電圧源と大地の間に直列に接続
されたソース−ドレイン路を持つ１対のインバータトラ
ンジスタを有し、該トランジスタのゲートが前記第２の
クロック電圧に結合され、そのようなトランジスタの接
合点が第１の制御ノードを与えるインバータ、第１と第
２の出力トランジスタ対であつて、該第１の対のソース
−ドレイン路が前記電圧源と大地の間でそれら２つの間
の該接合点と共に直列に接続されて第２の制御ノードを
与え、それら２つに属するゲートが前記第１の制御ノー
ドに共通に接続され、該第２の対のソース−ドレイン路
が前記電圧源と大地の間でそれら２つの間の接合点と共
に直列に接合されて出力ノードを与え、またそれら２つ
に属するゲートが駆動ノードに共通に接続される第１と
第２の出力トランジスタ対、そのソース−ドレイン路が
前記電圧源と充電ノードの間に接続される第１のトラン
ジスタ、そのソース−ドレイン路が前記充電ノードと前
記駆動ノードの間に接続される第２のトランジスタ、そ
のソース−ドレイン路が前記駆動ノードと前記第２の制
御ノードの間に接続される第３のトランジスタであつて
前記第１と第３のトランジスタのゲートが前記第１のク
ロック電圧に接続され、前記第２のトランジスタのゲー
トが前記第１の制御ノードに接続される第１、第２、第
３のトランジスタ、および前記第２の制御ノードと前記
充電ノードの間に接続されたコンデンサを有することを
特徴とするクロック回路。 - （２）特許請求の範囲第１項記載において、前記インバ
ータトランジスタがＰチャネルトランジスタおよびＮチ
ャネルトランジスタを含むことを特徴とするクロック回
路。 - （３）特許請求の範囲第１項記載において前記出力トラ
ンジスタがＮチャネルであり、また前記第１、第２、第
３のトランジスタがＰチャネルであることを特徴とする
クロック回路。 - （４）特許請求の範囲第１項記載において前記第１のク
ロック電圧が前記第２のクロック電圧より先に上昇しあ
るいは降下することを特徴とするクロック回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US645578 | 1984-08-29 | ||
| US06/645,578 US4636657A (en) | 1984-08-29 | 1984-08-29 | High speed CMOS clock generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61198813A true JPS61198813A (ja) | 1986-09-03 |
| JPH0217967B2 JPH0217967B2 (ja) | 1990-04-24 |
Family
ID=24589578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60188757A Granted JPS61198813A (ja) | 1984-08-29 | 1985-08-29 | クロツクジエネレ−タ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4636657A (ja) |
| JP (1) | JPS61198813A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62183621A (ja) * | 1986-02-08 | 1987-08-12 | Fujitsu Ltd | クロツク発生回路 |
| US4996450A (en) * | 1990-02-28 | 1991-02-26 | Motorola, Inc. | Data processor circuit and method for controlling voltage variation of a dynamic node |
| US5793246A (en) | 1995-11-08 | 1998-08-11 | Altera Corporation | High voltage pump scheme incorporating an overlapping clock |
| KR0170511B1 (ko) * | 1995-11-09 | 1999-03-30 | 김광호 | 모스 트랜지스터 구동용 차지펌프회로 |
| US5767734A (en) * | 1995-12-21 | 1998-06-16 | Altera Corporation | High-voltage pump with initiation scheme |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5741137A (en) * | 1980-08-21 | 1982-03-08 | Inoue Japax Res Inc | Discharge processing electrode and its manufacture |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4521701A (en) * | 1982-09-16 | 1985-06-04 | Texas Instruments Incorporated | High-speed low-power delayed clock generator |
| US4508978A (en) * | 1982-09-16 | 1985-04-02 | Texas Instruments Incorporated | Reduction of gate oxide breakdown for booted nodes in MOS integrated circuits |
| US4542310A (en) * | 1983-06-29 | 1985-09-17 | International Business Machines Corporation | CMOS bootstrapped pull up circuit |
-
1984
- 1984-08-29 US US06/645,578 patent/US4636657A/en not_active Expired - Lifetime
-
1985
- 1985-08-29 JP JP60188757A patent/JPS61198813A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5741137A (en) * | 1980-08-21 | 1982-03-08 | Inoue Japax Res Inc | Discharge processing electrode and its manufacture |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0217967B2 (ja) | 1990-04-24 |
| US4636657A (en) | 1987-01-13 |
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| JPH0793987A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |