JPS61198813A - クロツクジエネレ−タ回路 - Google Patents
クロツクジエネレ−タ回路Info
- Publication number
- JPS61198813A JPS61198813A JP60188757A JP18875785A JPS61198813A JP S61198813 A JPS61198813 A JP S61198813A JP 60188757 A JP60188757 A JP 60188757A JP 18875785 A JP18875785 A JP 18875785A JP S61198813 A JPS61198813 A JP S61198813A
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- Japan
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- transistor
- transistors
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01735—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by bootstrapping, i.e. by positive feed-back
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- Physics & Mathematics (AREA)
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- Pulse Circuits (AREA)
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- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の背景〉
本発明は半導体装置に関し、より詳しくは0MO8VL
SIダイナミックメモリ装置に用いられる型のクロック
ジェネレータ回路に関する。
SIダイナミックメモリ装置に用いられる型のクロック
ジェネレータ回路に関する。
ダイナミック読み出し/書き込み型の半導体メモリ装置
は多数の内部クロックを用い、それらは大きな容量性負
荷を操作しなければならない。この目的のために用いら
れるクロックジェネレータ回路は装置の速度と電力損を
決定する上で重要な要素である。大きさが64にビット
のNMOSダイナミックRAMがDC^1exande
r、 whtteおJltFRaoに発行された米国特
許第4.239.993号に例示されており、またその
ような装置に用いられるクロックジェネレータがHon
gおよびRedwineに発行された米国特許 第4.239.992号に例示されていて、いずれの特
許もTeXaS In5trtlleritSにII渡
されている。
は多数の内部クロックを用い、それらは大きな容量性負
荷を操作しなければならない。この目的のために用いら
れるクロックジェネレータ回路は装置の速度と電力損を
決定する上で重要な要素である。大きさが64にビット
のNMOSダイナミックRAMがDC^1exande
r、 whtteおJltFRaoに発行された米国特
許第4.239.993号に例示されており、またその
ような装置に用いられるクロックジェネレータがHon
gおよびRedwineに発行された米国特許 第4.239.992号に例示されていて、いずれの特
許もTeXaS In5trtlleritSにII渡
されている。
0MO8技術において同様なダイナミックRAMをより
^いビット密度で(例えば256にビットまたは1メガ
ビツトで)構成するには、低電力損および他のそのよう
な設計の必要条件がより厳しくなる。
^いビット密度で(例えば256にビットまたは1メガ
ビツトで)構成するには、低電力損および他のそのよう
な設計の必要条件がより厳しくなる。
本発明の主要な目的は、メモリ装置、とりわけ0MO8
9B理によって作成される装置のような半導体集積回路
のための進歩したクロックジェネレータ回路に関する。
9B理によって作成される装置のような半導体集積回路
のための進歩したクロックジェネレータ回路に関する。
もう1つの目的は単純化されたクロック装置によって機
能し、静的電力を失わず、そのクロック速度がコンデン
サの充電によって左右されず、その出力電圧の望ましく
ない漏れが回避され、その昇圧された電圧が出力トラン
ジスタを操作し、またその衝撃イオン化電流が低減され
る優れたCMOSクロックジェネレータを提供すること
である。
能し、静的電力を失わず、そのクロック速度がコンデン
サの充電によって左右されず、その出力電圧の望ましく
ない漏れが回避され、その昇圧された電圧が出力トラン
ジスタを操作し、またその衝撃イオン化電流が低減され
る優れたCMOSクロックジェネレータを提供すること
である。
〈発明の要約〉
本発明の1つの実施例によれば、0MO8り0ツクジ工
ネレータ回路が2つのクロックにより制御され、一方は
能動サイクルに入る際常に他方より先に高くなりまた予
備充電サイクルに入る際常に他方より先に低くなる。こ
の一方のクロックがPチャネルトランジスタを通じてコ
ンデンサを予備充電し、また駆動ノードを放電した状態
に保つ。
ネレータ回路が2つのクロックにより制御され、一方は
能動サイクルに入る際常に他方より先に高くなりまた予
備充電サイクルに入る際常に他方より先に低くなる。こ
の一方のクロックがPチャネルトランジスタを通じてコ
ンデンサを予備充電し、また駆動ノードを放電した状態
に保つ。
2組の準接続されたNチャネル出力トランジスタが用い
られ、上部の2つのゲートが駆動ノードにより駆動され
、下部の2つのゲートはその入力として第2のり0ツク
を有するCMOSインバータにより駆動される。インバ
ータの出力はコンデンサと駆動ノードとの間にあるPチ
ャネルトランジスタのゲートをも駆動する。第1のクロ
ックをそのゲート上に伴うもう1つのPチャネルトラン
ジスタが駆動ノードを第1の出力対の中間ノードに結合
する。第2のクロックが電荷をコンデンサから駆動ノー
ドに送り、これもコンデンサに電源よりも上に駆動ノー
ドを昇圧させる。第1のクロックが低くなるとこの昇圧
されたノードを大地ではなく電源にまで放電させる。
られ、上部の2つのゲートが駆動ノードにより駆動され
、下部の2つのゲートはその入力として第2のり0ツク
を有するCMOSインバータにより駆動される。インバ
ータの出力はコンデンサと駆動ノードとの間にあるPチ
ャネルトランジスタのゲートをも駆動する。第1のクロ
ックをそのゲート上に伴うもう1つのPチャネルトラン
ジスタが駆動ノードを第1の出力対の中間ノードに結合
する。第2のクロックが電荷をコンデンサから駆動ノー
ドに送り、これもコンデンサに電源よりも上に駆動ノー
ドを昇圧させる。第1のクロックが低くなるとこの昇圧
されたノードを大地ではなく電源にまで放電させる。
〈実施例に関する詳細な説明〉
第1図を参照すると本発明によるCMOSクロックジェ
ネレータが示されている。本回路は2つのクロック入力
10と11を含み、それらに対しクロックΦ1とΦ2が
第2図に示される波形に見られるごとくに与えられる。
ネレータが示されている。本回路は2つのクロック入力
10と11を含み、それらに対しクロックΦ1とΦ2が
第2図に示される波形に見られるごとくに与えられる。
本回路は第2図の出力ΦOutを出力ノード12におい
て生じる。この出力はΦ1の上昇からある一定の遅延T
をおいて高くなる。本回路は、直列接続されてそれらの
ゲート上にΦ2を有するトランジスタ13と14を伴う
CMOSインバータを用いる。このインバータからの出
力ノード15が出力段において2つのプルダウントラン
ジスタ16と17のゲートに接続され、またノード20
と21の間に接続された直列Pチャネルトランジスタ1
8のゲートにも接続される。ノード21はそのゲート上
にΦ1を有する入力トランジスタ22を通じて■ccに
接続される。ノード21は出力段において2つのNチャ
ネルプルアップトランジスタ23と24のゲートに接続
される。2つのトランジスタ16と23の間のノード2
5はゲート上にΦ1を有するトランジスタ26によって
ノード21に結合され、またゲートされたMOSコンデ
ンサ27によってノード20にも結合される。
て生じる。この出力はΦ1の上昇からある一定の遅延T
をおいて高くなる。本回路は、直列接続されてそれらの
ゲート上にΦ2を有するトランジスタ13と14を伴う
CMOSインバータを用いる。このインバータからの出
力ノード15が出力段において2つのプルダウントラン
ジスタ16と17のゲートに接続され、またノード20
と21の間に接続された直列Pチャネルトランジスタ1
8のゲートにも接続される。ノード21はそのゲート上
にΦ1を有する入力トランジスタ22を通じて■ccに
接続される。ノード21は出力段において2つのNチャ
ネルプルアップトランジスタ23と24のゲートに接続
される。2つのトランジスタ16と23の間のノード2
5はゲート上にΦ1を有するトランジスタ26によって
ノード21に結合され、またゲートされたMOSコンデ
ンサ27によってノード20にも結合される。
動作に際し、クロックΦ1とΦ2が低い場合にはコンデ
ンサ27がオンになっているトランジスタ22を通じて
V。Cまで充電され、またノード15が高いので(Pチ
ャネルトランジスタ13がオンであってノード15を■
ccまで充電する)ノード12,21および25がゼロ
になる。この際Pチャネルトランジスタ18がノード1
5によってオフに保たれるので、コンデンサ27を駆動
ノード21から分離する。能動サイクルにおいてはクロ
ックΦ1が最初に高くなり、そしてその後にそのクロッ
ク回路がΦ2によって完全に制御される。Φ1が高くな
る際、Pチャネルトランジスタ22と26がしゃ断され
るのでノード20が充電状態で分離され、またノード2
1はもはやノード25にクランプされない。Φ2が高く
なる際、ノード15がNチャネルトランジスタ14を通
じて大地に放電するのでPチャネル°トランジスタ18
をオンにし、それが今度は捕えられていた電荷(コンデ
ンサ27とノード20)を駆動ノード21に送り、かく
てトランジスタ23と24をオンにする。トランジスタ
23がオンになるとそれがコンデンサ27を昇圧する(
boot)のでトランジスタ18を通じてVC6より高
い信号を駆動ノード21に送る。出力Φoutはいかな
る前縁(front porch )を供なわずにゼロ
から■ 一杯C までになる。能動サイクルの終わりに、予備充電サイク
ルのためにコンデンサ27とノード21の昇圧電圧を(
Pチャネルトランジスタ22と26を通じ■CCに戻す
べく)放電させるためにΦ1が最初に低くなる。その後
Φ2が低くなる際にノード15が高くなってコンデンサ
27を駆動ノード21から分離する。またΦ2が低くな
る際にトランジスタ16がオンになり、何ら直流パワを
用いることなくトランジスタ26を通じてノード21の
みならずノード12と25を大地に放電させる。
ンサ27がオンになっているトランジスタ22を通じて
V。Cまで充電され、またノード15が高いので(Pチ
ャネルトランジスタ13がオンであってノード15を■
ccまで充電する)ノード12,21および25がゼロ
になる。この際Pチャネルトランジスタ18がノード1
5によってオフに保たれるので、コンデンサ27を駆動
ノード21から分離する。能動サイクルにおいてはクロ
ックΦ1が最初に高くなり、そしてその後にそのクロッ
ク回路がΦ2によって完全に制御される。Φ1が高くな
る際、Pチャネルトランジスタ22と26がしゃ断され
るのでノード20が充電状態で分離され、またノード2
1はもはやノード25にクランプされない。Φ2が高く
なる際、ノード15がNチャネルトランジスタ14を通
じて大地に放電するのでPチャネル°トランジスタ18
をオンにし、それが今度は捕えられていた電荷(コンデ
ンサ27とノード20)を駆動ノード21に送り、かく
てトランジスタ23と24をオンにする。トランジスタ
23がオンになるとそれがコンデンサ27を昇圧する(
boot)のでトランジスタ18を通じてVC6より高
い信号を駆動ノード21に送る。出力Φoutはいかな
る前縁(front porch )を供なわずにゼロ
から■ 一杯C までになる。能動サイクルの終わりに、予備充電サイク
ルのためにコンデンサ27とノード21の昇圧電圧を(
Pチャネルトランジスタ22と26を通じ■CCに戻す
べく)放電させるためにΦ1が最初に低くなる。その後
Φ2が低くなる際にノード15が高くなってコンデンサ
27を駆動ノード21から分離する。またΦ2が低くな
る際にトランジスタ16がオンになり、何ら直流パワを
用いることなくトランジスタ26を通じてノード21の
みならずノード12と25を大地に放電させる。
本回路内のトランジスタは全て増幅比の無いものであっ
ていかなる所定の点においても■。、より上から大地に
信号を放電するトランジスタが無いので熱電子の影響の
みならず衝撃イオン化電流も低減される。
ていかなる所定の点においても■。、より上から大地に
信号を放電するトランジスタが無いので熱電子の影響の
みならず衝撃イオン化電流も低減される。
本発明を例示実施例に関連して記述したが、本記述は限
定的な意味に解釈されることを意図するものではない。
定的な意味に解釈されることを意図するものではない。
例示実施例に対する様々な修正のみならず、本発明によ
る他の実施例も、本記述を参照すれば当業者には明きら
かとなろう。それ数本特許請求の範囲が本発明の真の範
囲内に帰するようないかなる修正または実施例をも包含
することが企図されている。
る他の実施例も、本記述を参照すれば当業者には明きら
かとなろう。それ数本特許請求の範囲が本発明の真の範
囲内に帰するようないかなる修正または実施例をも包含
することが企図されている。
第1図は本発明によるクロックジェネレータ回路の電気
的概略図、また第2図は第1図の回路における様々なノ
ードに関して電圧を時間の関数として示すタイミング図
である。 符号の説明 10.11・・・クロック入力、 Φ1.Φ2・・・第1、第2のクロック、12・・・出
力ノード、 13・・・Pチャネルトランジスタ、 14・・・Nチャネルトランジスタ、 15・・・ノード、 16.17・・・Nチャネルプルダウントランジスタ、
18・・・Pチャネルトランジスタ、 20・・・ノード、 21・・・駆動ノード、 22・・・Pチャネルトランジスタ、 23.24・・・Nチャネルプルアップトランジスタ、
25・・・ノード、 26・・・Pチャネルトランジスタ、 27・・・コンデンサ
的概略図、また第2図は第1図の回路における様々なノ
ードに関して電圧を時間の関数として示すタイミング図
である。 符号の説明 10.11・・・クロック入力、 Φ1.Φ2・・・第1、第2のクロック、12・・・出
力ノード、 13・・・Pチャネルトランジスタ、 14・・・Nチャネルトランジスタ、 15・・・ノード、 16.17・・・Nチャネルプルダウントランジスタ、
18・・・Pチャネルトランジスタ、 20・・・ノード、 21・・・駆動ノード、 22・・・Pチャネルトランジスタ、 23.24・・・Nチャネルプルアップトランジスタ、
25・・・ノード、 26・・・Pチャネルトランジスタ、 27・・・コンデンサ
Claims (4)
- (1)予備充電サイクルにおけるゼロ電圧と能動サイク
ルにおける電源電圧との間で各々スイッチングする第1
と第2のクロック電圧、電圧源と大地の間に直列に接続
されたソース−ドレイン路を持つ1対のインバータトラ
ンジスタを有し、該トランジスタのゲートが前記第2の
クロック電圧に結合され、そのようなトランジスタの接
合点が第1の制御ノードを与えるインバータ、第1と第
2の出力トランジスタ対であつて、該第1の対のソース
−ドレイン路が前記電圧源と大地の間でそれら2つの間
の該接合点と共に直列に接続されて第2の制御ノードを
与え、それら2つに属するゲートが前記第1の制御ノー
ドに共通に接続され、該第2の対のソース−ドレイン路
が前記電圧源と大地の間でそれら2つの間の接合点と共
に直列に接合されて出力ノードを与え、またそれら2つ
に属するゲートが駆動ノードに共通に接続される第1と
第2の出力トランジスタ対、そのソース−ドレイン路が
前記電圧源と充電ノードの間に接続される第1のトラン
ジスタ、そのソース−ドレイン路が前記充電ノードと前
記駆動ノードの間に接続される第2のトランジスタ、そ
のソース−ドレイン路が前記駆動ノードと前記第2の制
御ノードの間に接続される第3のトランジスタであつて
前記第1と第3のトランジスタのゲートが前記第1のク
ロック電圧に接続され、前記第2のトランジスタのゲー
トが前記第1の制御ノードに接続される第1、第2、第
3のトランジスタ、および前記第2の制御ノードと前記
充電ノードの間に接続されたコンデンサを有することを
特徴とするクロック回路。 - (2)特許請求の範囲第1項記載において、前記インバ
ータトランジスタがPチャネルトランジスタおよびNチ
ャネルトランジスタを含むことを特徴とするクロック回
路。 - (3)特許請求の範囲第1項記載において前記出力トラ
ンジスタがNチャネルであり、また前記第1、第2、第
3のトランジスタがPチャネルであることを特徴とする
クロック回路。 - (4)特許請求の範囲第1項記載において前記第1のク
ロック電圧が前記第2のクロック電圧より先に上昇しあ
るいは降下することを特徴とするクロック回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US645578 | 1984-08-29 | ||
US06/645,578 US4636657A (en) | 1984-08-29 | 1984-08-29 | High speed CMOS clock generator |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61198813A true JPS61198813A (ja) | 1986-09-03 |
JPH0217967B2 JPH0217967B2 (ja) | 1990-04-24 |
Family
ID=24589578
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60188757A Granted JPS61198813A (ja) | 1984-08-29 | 1985-08-29 | クロツクジエネレ−タ回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4636657A (ja) |
JP (1) | JPS61198813A (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62183621A (ja) * | 1986-02-08 | 1987-08-12 | Fujitsu Ltd | クロツク発生回路 |
US4996450A (en) * | 1990-02-28 | 1991-02-26 | Motorola, Inc. | Data processor circuit and method for controlling voltage variation of a dynamic node |
US5793246A (en) | 1995-11-08 | 1998-08-11 | Altera Corporation | High voltage pump scheme incorporating an overlapping clock |
KR0170511B1 (ko) * | 1995-11-09 | 1999-03-30 | 김광호 | 모스 트랜지스터 구동용 차지펌프회로 |
US5767734A (en) * | 1995-12-21 | 1998-06-16 | Altera Corporation | High-voltage pump with initiation scheme |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5741137A (en) * | 1980-08-21 | 1982-03-08 | Inoue Japax Res Inc | Discharge processing electrode and its manufacture |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4521701A (en) * | 1982-09-16 | 1985-06-04 | Texas Instruments Incorporated | High-speed low-power delayed clock generator |
US4508978A (en) * | 1982-09-16 | 1985-04-02 | Texas Instruments Incorporated | Reduction of gate oxide breakdown for booted nodes in MOS integrated circuits |
US4542310A (en) * | 1983-06-29 | 1985-09-17 | International Business Machines Corporation | CMOS bootstrapped pull up circuit |
-
1984
- 1984-08-29 US US06/645,578 patent/US4636657A/en not_active Expired - Lifetime
-
1985
- 1985-08-29 JP JP60188757A patent/JPS61198813A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5741137A (en) * | 1980-08-21 | 1982-03-08 | Inoue Japax Res Inc | Discharge processing electrode and its manufacture |
Also Published As
Publication number | Publication date |
---|---|
JPH0217967B2 (ja) | 1990-04-24 |
US4636657A (en) | 1987-01-13 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |