JPS5952485U - 半導体試験用基板 - Google Patents
半導体試験用基板Info
- Publication number
- JPS5952485U JPS5952485U JP14928282U JP14928282U JPS5952485U JP S5952485 U JPS5952485 U JP S5952485U JP 14928282 U JP14928282 U JP 14928282U JP 14928282 U JP14928282 U JP 14928282U JP S5952485 U JPS5952485 U JP S5952485U
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- test board
- semiconductor test
- page
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第1図は従来のソケットを示す斜視図、第2図はこの考
案における基板の構造を模式的に示すための断面図、第
3図および第4図は基板上にフラットパッケージ型半導
体をセットしたときの状態を模式的に例示するための断
面図、第5図イは基板上にミニフラットパッケージ型半
導体をセットしたときの模式的断面図、同口はその模式
的平面図、第6図イ〜ツは固定用爪の形状を模式的に例
示するための斜視図、第7図はこの考案の基板上にフラ
ットパッケージ型半導体をセットしたときの一例を模式
的に示す断面図イおよび平面図口である。 1・・・基板、2・・・電気回路、2′・・・端子、3
・・・スルーホール、4・・・半導体、4′・・・リー
ドピン、5 ・・・・蓋板、5′・・・突起物、6・
・・座ぐり穴、7・・・固定用爪、a・・・コーナ部、
b・・・辺部、C・・・リードピンの間隙部。 補正 昭58.8.26 考案の名称を次のように補正する。 ■半導体パッケージ試験用基板 実用新案登録請求の範囲を次のように補正する。 ■実用新案登録請求の範囲 電気回路を形成したプリント配線基板の所定位置に、半
導体パッケージの正確な位置決めをするための固定用爪
を有し、しかも、半導体パッケージのリード部とプリン
ト配線基板上め端子部とが、ソケット等のコンタクト機
構を介在させないで直接密着する構造であることを特徴
とする半導体パッケージ試験用基板。 図面の簡単な説明を次のように補正する。 明細書第10頁第12行の「半導体」を「半導体パッケ
ージ」と補正する。 明細書第1O頁第14行の「半導体」を「半導体パッケ
ージ」と補正する。 ′ 明細書第10頁第18行の「半導体」を「半導体パッケ
ージ」と補正する。 明細書第11頁第2行の「半導体」を「半導体パッケー
ジ」と補正する。 明細書第10頁第12行目、第10頁第14行目。 第10頁第18行目における「パッケージ」を削除しま
す。
案における基板の構造を模式的に示すための断面図、第
3図および第4図は基板上にフラットパッケージ型半導
体をセットしたときの状態を模式的に例示するための断
面図、第5図イは基板上にミニフラットパッケージ型半
導体をセットしたときの模式的断面図、同口はその模式
的平面図、第6図イ〜ツは固定用爪の形状を模式的に例
示するための斜視図、第7図はこの考案の基板上にフラ
ットパッケージ型半導体をセットしたときの一例を模式
的に示す断面図イおよび平面図口である。 1・・・基板、2・・・電気回路、2′・・・端子、3
・・・スルーホール、4・・・半導体、4′・・・リー
ドピン、5 ・・・・蓋板、5′・・・突起物、6・
・・座ぐり穴、7・・・固定用爪、a・・・コーナ部、
b・・・辺部、C・・・リードピンの間隙部。 補正 昭58.8.26 考案の名称を次のように補正する。 ■半導体パッケージ試験用基板 実用新案登録請求の範囲を次のように補正する。 ■実用新案登録請求の範囲 電気回路を形成したプリント配線基板の所定位置に、半
導体パッケージの正確な位置決めをするための固定用爪
を有し、しかも、半導体パッケージのリード部とプリン
ト配線基板上め端子部とが、ソケット等のコンタクト機
構を介在させないで直接密着する構造であることを特徴
とする半導体パッケージ試験用基板。 図面の簡単な説明を次のように補正する。 明細書第10頁第12行の「半導体」を「半導体パッケ
ージ」と補正する。 明細書第1O頁第14行の「半導体」を「半導体パッケ
ージ」と補正する。 ′ 明細書第10頁第18行の「半導体」を「半導体パッケ
ージ」と補正する。 明細書第11頁第2行の「半導体」を「半導体パッケー
ジ」と補正する。 明細書第10頁第12行目、第10頁第14行目。 第10頁第18行目における「パッケージ」を削除しま
す。
Claims (1)
- 電気回路を形成したプリント配線基板の所定位記に、半
導体の正確な位置決めをするための固定用爪を有し、し
かも、半導体リード部とプリント配線基板上の端子部と
が、ソケット等のコンタクト機構を介在させないで直接
密着する構造であることを特徴とする半導体試験用基板
。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14928282U JPS5952485U (ja) | 1982-09-29 | 1982-09-29 | 半導体試験用基板 |
GB08322587A GB2130383B (en) | 1982-09-14 | 1983-08-23 | Test board for semiconductor packages |
US06/875,517 US4766371A (en) | 1982-07-24 | 1986-06-19 | Test board for semiconductor packages |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14928282U JPS5952485U (ja) | 1982-09-29 | 1982-09-29 | 半導体試験用基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5952485U true JPS5952485U (ja) | 1984-04-06 |
Family
ID=30331423
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14928282U Pending JPS5952485U (ja) | 1982-07-24 | 1982-09-29 | 半導体試験用基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5952485U (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60251637A (ja) * | 1984-05-29 | 1985-12-12 | Hitachi Electronics Eng Co Ltd | 薄形集積回路の姿勢補正装置 |
-
1982
- 1982-09-29 JP JP14928282U patent/JPS5952485U/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60251637A (ja) * | 1984-05-29 | 1985-12-12 | Hitachi Electronics Eng Co Ltd | 薄形集積回路の姿勢補正装置 |
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