JPS5974668A - 集積回路接点構造体 - Google Patents
集積回路接点構造体Info
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- JPS5974668A JPS5974668A JP17141983A JP17141983A JPS5974668A JP S5974668 A JPS5974668 A JP S5974668A JP 17141983 A JP17141983 A JP 17141983A JP 17141983 A JP17141983 A JP 17141983A JP S5974668 A JPS5974668 A JP S5974668A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体デバイス、特にその浅い半導体領域に対
する安定な電気特性を有するオーミック接点に関する。
する安定な電気特性を有するオーミック接点に関する。
絶縁ゲー1へ電界効果1〜ランジスタのような半導体テ
バイスにおいて、ソース電極及びトレイン電極は通常ア
ルミニウム等の低融点金属から成り、それらはそれとオ
ーミック接点を形成するソース領域及びドレイン領域の
表面に付着される。アルミニラ13は比り9的深い即ち
1ミクロンを大きく越えるような深さのソース及び1く
レイン領域を有するテハイスには満足のゆくものである
が、深さが0.5ミクロン以下の非常に浅いソース及び
ドレイン領域へのオーミック接点を形成するためには不
満足なものである。より具体的に言えば、金属電極を製
造する時、最初アルミラムがソース及び1−レイン領域
の表面に付着され、次に電気接続を保証するために40
0℃〜500℃の温度で熱処理される。この熱処理中ア
ルミニラl\は半導体領域の浅い深さに拡11文し、そ
のため漏洩電流を増加させ、ついには−ト側の半導体層
ばを短絡させる。
バイスにおいて、ソース電極及びトレイン電極は通常ア
ルミニウム等の低融点金属から成り、それらはそれとオ
ーミック接点を形成するソース領域及びドレイン領域の
表面に付着される。アルミニラ13は比り9的深い即ち
1ミクロンを大きく越えるような深さのソース及び1く
レイン領域を有するテハイスには満足のゆくものである
が、深さが0.5ミクロン以下の非常に浅いソース及び
ドレイン領域へのオーミック接点を形成するためには不
満足なものである。より具体的に言えば、金属電極を製
造する時、最初アルミラムがソース及び1−レイン領域
の表面に付着され、次に電気接続を保証するために40
0℃〜500℃の温度で熱処理される。この熱処理中ア
ルミニラl\は半導体領域の浅い深さに拡11文し、そ
のため漏洩電流を増加させ、ついには−ト側の半導体層
ばを短絡させる。
この半導体接合の破壊は「接合スパイキングJと呼ばれ
ている。
ている。
半導体領域への金属電極の接続は一般に、半導体基板の
表面及び表面に至るPN接合を保護する絶縁層を接点間
I」を形成するように所定の位置でエツチングする事に
よって行なわれる。その後アルミニラ11等の電極制料
が接点間I」を通して半導体領域の表面に付着される。
表面及び表面に至るPN接合を保護する絶縁層を接点間
I」を形成するように所定の位置でエツチングする事に
よって行なわれる。その後アルミニラ11等の電極制料
が接点間I」を通して半導体領域の表面に付着される。
絶縁層の接点間1」の形成は周り11のリングラフィ技
術に従って行なわAしる。半導体部材中の半導体領域の
形成は、同様にリソグラフィ技術によって形成され所定
の位置に開に1を有する拡散マスクを用いる事で行なわ
れる。
術に従って行なわAしる。半導体部材中の半導体領域の
形成は、同様にリソグラフィ技術によって形成され所定
の位置に開に1を有する拡散マスクを用いる事で行なわ
れる。
理想的には、各接点開口及び拡散開口は特定のq゛法で
所定の位置に正確に形成される事が好ましい。
所定の位置に正確に形成される事が好ましい。
しかしながら接点開口及び拡散開口を形成するためのマ
スク・パターンのいくらかの不整合は不可避なので、接
点開口はしはしは半導体部月の一部を露出する。その結
果、相互接続層を形成する時、接合スパイキングが生じ
なくても下側の半導体接合の短絡が起きる。マスク不整
合に関連するこれらの問題はリングラフィ技術に特有の
問題であり、これらの問題のために集積回路素子の密度
の増加は困難、になっている。
スク・パターンのいくらかの不整合は不可避なので、接
点開口はしはしは半導体部月の一部を露出する。その結
果、相互接続層を形成する時、接合スパイキングが生じ
なくても下側の半導体接合の短絡が起きる。マスク不整
合に関連するこれらの問題はリングラフィ技術に特有の
問題であり、これらの問題のために集積回路素子の密度
の増加は困難、になっている。
」−述の欠点を克服するように浅い半導体領域に接点を
形成する方法が従来提案されているが、いずれも満足な
ものではない。英国特許第2075255号には、半導
体部材の表面を覆う絶縁層の接点開口を通して露出した
半導体部材の一部の上に半導体領域と同し導電型の半導
体層を形成し、その半導体層に電気的に接続された金属
−半導体台金を形成する」二程を含む、浅い半導体領域
に接点を形成する方法が説明されている。従って、たと
え接点間1」がマスク不整合の結果として半導体部材の
一部を露出している時であっても、接点間I」によって
露出された部分は半導体層の存在のために半導体領域と
同じ導電型を持つ。その結果、相互接続合金層によるP
N接合の短絡は起ない。
形成する方法が従来提案されているが、いずれも満足な
ものではない。英国特許第2075255号には、半導
体部材の表面を覆う絶縁層の接点開口を通して露出した
半導体部材の一部の上に半導体領域と同し導電型の半導
体層を形成し、その半導体層に電気的に接続された金属
−半導体台金を形成する」二程を含む、浅い半導体領域
に接点を形成する方法が説明されている。従って、たと
え接点間1」がマスク不整合の結果として半導体部材の
一部を露出している時であっても、接点間I」によって
露出された部分は半導体層の存在のために半導体領域と
同じ導電型を持つ。その結果、相互接続合金層によるP
N接合の短絡は起ない。
しかしなから、/+00て:〜500 ”Cの熱処理工
程の間に接合スパイキングは起きないがもし社ないが、
正バイアス接点において電流漏洩及び接合スパイキング
によるデバイス故障が起きる。
程の間に接合スパイキングは起きないがもし社ないが、
正バイアス接点において電流漏洩及び接合スパイキング
によるデバイス故障が起きる。
浅い半導体領域にオーミック接点を形成する別の方法が
米国特許第3906540号及び第4141022号に
記載されている。この方法は、白金パラジウ11又はニ
ッケル等のシリコンとシリサイド合金を形成する耐火金
属の第1の層を(=J着させ、次に耐火金属シリサイ1
〜層上にモリブデン又はチタン等ま耐火金L(の第2の
層を付着させる。
米国特許第3906540号及び第4141022号に
記載されている。この方法は、白金パラジウ11又はニ
ッケル等のシリコンとシリサイド合金を形成する耐火金
属の第1の層を(=J着させ、次に耐火金属シリサイ1
〜層上にモリブデン又はチタン等ま耐火金L(の第2の
層を付着させる。
この第2の層は、その後に伺箔されるアルミニウム等の
イ:1]互接続金属が半導体領域に拡散するのを防止す
る障壁として役立つ。この方法に伴なう問題点は、シリ
サイド合金の形成中にシリコンJ1(仮からかなりの足
のシリコンが消費され、その結果半導体領域の深さ及び
その中のドーパント濃度が変化し、そのためデバイス性
能に列して悪影ηメ(:を午える事である。
イ:1]互接続金属が半導体領域に拡散するのを防止す
る障壁として役立つ。この方法に伴なう問題点は、シリ
サイド合金の形成中にシリコンJ1(仮からかなりの足
のシリコンが消費され、その結果半導体領域の深さ及び
その中のドーパント濃度が変化し、そのためデバイス性
能に列して悪影ηメ(:を午える事である。
本発明のオーミック接点の製造方法は金属シリサイドの
形成もシリコン基板からの多基のシリコンの消費も必要
とせず、従って上記先行技術の方法及び構造とは異なる
。
形成もシリコン基板からの多基のシリコンの消費も必要
とせず、従って上記先行技術の方法及び構造とは異なる
。
従って本発明の「1的は浅い半導体領域に対する電気的
に安定な低抵抗のオーミック接点を与える事である。こ
れは半導体デバイスの電気特性を改善し歩留を増加させ
る。特に、浅い半導体領域に列する正バイアス接点の安
定性を改善する方法を提供する事が望ましい。この正バ
イアス接点(7) 安定性の改善により、F E T集
積回路の電気特性が改−Pi:され歩留りが向上する。
に安定な低抵抗のオーミック接点を与える事である。こ
れは半導体デバイスの電気特性を改善し歩留を増加させ
る。特に、浅い半導体領域に列する正バイアス接点の安
定性を改善する方法を提供する事が望ましい。この正バ
イアス接点(7) 安定性の改善により、F E T集
積回路の電気特性が改−Pi:され歩留りが向上する。
また本発明によれば、主表面を有する半導体部材、半導
体部材と浅いPN接合を形成し主表面に至る半導体領域
、及び主表面を覆う絶縁層より成り、絶縁層は接点開l
コを有し、接点開口におけるマスクの不整合及び接点間
[」形成中の絶縁層のオーバーエツチングの結果として
半導体部材の少なくと−も一部か露出された半導体デバ
イスにおいて、半導体領域と同じ導電型を有する半導体
層が接点開に1を通して、接点間1.−1のl\りど1
]・、なり合うように、半導体部材の露出部分の1−に
形成される39次に耐火金属及びその合金の複数のJ・
ごがその半導体層−にに形成され、耐火金属又はその合
金と比較して低いIl1点を有する金属の相互接続層が
上記構造体の表面に形成される。
体部材と浅いPN接合を形成し主表面に至る半導体領域
、及び主表面を覆う絶縁層より成り、絶縁層は接点開l
コを有し、接点開口におけるマスクの不整合及び接点間
[」形成中の絶縁層のオーバーエツチングの結果として
半導体部材の少なくと−も一部か露出された半導体デバ
イスにおいて、半導体領域と同じ導電型を有する半導体
層が接点開に1を通して、接点間1.−1のl\りど1
]・、なり合うように、半導体部材の露出部分の1−に
形成される39次に耐火金属及びその合金の複数のJ・
ごがその半導体層−にに形成され、耐火金属又はその合
金と比較して低いIl1点を有する金属の相互接続層が
上記構造体の表面に形成される。
また本明細書によれば、下記のような半導体デバイスの
製造方法が!j、えられる。それにょ4しは、第1に主
表面を有ずろ゛1′、心体f111月を用7意、し、半
J菖体部材と浅いP N接合を形成する半ノ算体領域を
形成し、そして主表面にあって゛1′:導体部利の少な
くとも−・部分を露出する接点間11を有する絶縁層を
形成する。次に接点間[−1を通じて米導体領域及び半
導体部材の露出部分」二に多結晶半導体層を形成し、半
導体層を半Zθ体領戦と回し導電型の不純物でドーピン
グする。次に半導体層−にに耐火金属及びその合金の複
数の層を形成し、さらに上記構造体の表面にアルミニウ
ム等の低融1’、+ζ金属の相!i接続層を形成する。
製造方法が!j、えられる。それにょ4しは、第1に主
表面を有ずろ゛1′、心体f111月を用7意、し、半
J菖体部材と浅いP N接合を形成する半ノ算体領域を
形成し、そして主表面にあって゛1′:導体部利の少な
くとも−・部分を露出する接点間11を有する絶縁層を
形成する。次に接点間[−1を通じて米導体領域及び半
導体部材の露出部分」二に多結晶半導体層を形成し、半
導体層を半Zθ体領戦と回し導電型の不純物でドーピン
グする。次に半導体層−にに耐火金属及びその合金の複
数の層を形成し、さらに上記構造体の表面にアルミニウ
ム等の低融1’、+ζ金属の相!i接続層を形成する。
好ましくは、耐火金属及びその合金の層を形成する工程
は、最初に10〜30重景%のタングステンを含むl’
i / W等の耐火金属合金の層を形成する事によっ
て行なわれる。この層はドープされた多結晶半導体層と
電気的に安定な界面を与えるのに役立つ。また最初の耐
火金属合金層は相互接し1cアルミニウ1XFlと1・
−ブされた多結晶半導体層との間の強固な接着を促進す
るためにも役立つ。
は、最初に10〜30重景%のタングステンを含むl’
i / W等の耐火金属合金の層を形成する事によっ
て行なわれる。この層はドープされた多結晶半導体層と
電気的に安定な界面を与えるのに役立つ。また最初の耐
火金属合金層は相互接し1cアルミニウ1XFlと1・
−ブされた多結晶半導体層との間の強固な接着を促進す
るためにも役立つ。
次に、タンクル(Ta)等の耐火金属又は少なくとも7
0重量%のタングステンを含むチタン/タングステン合
金等の耐火金属合金の第2の層が最初の耐火全屈合金層
上に形成される。この層は特に正バイアス接点において
電流漏洩及び接合スパイキングを防止するように機能す
る。本発明は金属シリサイドの形成もシリコン基板から
の大量のシリコンの消費も必要としないので、浅い半導
体領域への低抵抗のオーミック接点が、良好な電気1、
?性及び歩留りで得られる。
0重量%のタングステンを含むチタン/タングステン合
金等の耐火金属合金の第2の層が最初の耐火全屈合金層
上に形成される。この層は特に正バイアス接点において
電流漏洩及び接合スパイキングを防止するように機能す
る。本発明は金属シリサイドの形成もシリコン基板から
の大量のシリコンの消費も必要としないので、浅い半導
体領域への低抵抗のオーミック接点が、良好な電気1、
?性及び歩留りで得られる。
第1図〜第7図を参照して、浅いPN接合を形成する半
導体領域に低抵抗のオーミック接点を製造する方法を説
明する。この例はP型シリコン部材(基板)に形成され
たN型領域への多層接点構造体に関するものであるが、
N型シリコン部制に形成さ扛たP型領域への接点構造は
単に多結晶シリコン層をP型不純物でドープする事によ
って製造できる。
導体領域に低抵抗のオーミック接点を製造する方法を説
明する。この例はP型シリコン部材(基板)に形成され
たN型領域への多層接点構造体に関するものであるが、
N型シリコン部制に形成さ扛たP型領域への接点構造は
単に多結晶シリコン層をP型不純物でドープする事によ
って製造できる。
第1図に示すように、約1015原子/ (:ll?の
不純物濃度を有する単粘晶シリコンの1j型基板10に
、深さ0.5ミクロン以下の、約1019原子/c11
1の不純物濃度の、Nチャネル・1−ランリスタのソー
ス及び1へレイン領域等のN十領域12を形成するため
に、イオン2−P、人及びその後のドライブ・イン工程
によってヒ素等のN型不純物か導入される。N十領域1
2は埋設アイソレーション領域14によって他の集積回
路デバイスから分シ11されでいる。酸化物領域111
は周知の方法で製造さ、ILン一。
不純物濃度を有する単粘晶シリコンの1j型基板10に
、深さ0.5ミクロン以下の、約1019原子/c11
1の不純物濃度の、Nチャネル・1−ランリスタのソー
ス及び1へレイン領域等のN十領域12を形成するため
に、イオン2−P、人及びその後のドライブ・イン工程
によってヒ素等のN型不純物か導入される。N十領域1
2は埋設アイソレーション領域14によって他の集積回
路デバイスから分シ11されでいる。酸化物領域111
は周知の方法で製造さ、ILン一。
次に第2図に示すように領域14を含むシリコン基板1
0の全表面に約5000人の深さの二酸化シリコン層1
6が、適当な酸素、塩化水素及び水蒸気の雰囲気中で約
1.000℃て熟酸r比するか又はCV l)法によっ
て形成さ;1シる。次にN十領域12に電気接続する相
互接続層を与えるために、通常ωレジス1〜、リングラ
フィ及びエツチング技術によって二酸化シリコン層16
に接点開口が形成される。リソタラフィ技術に固有のマ
スクの位置すれ及び接臨開1■形成中の二酸化シリコン
層16のオーバーエツチングの結果として接点間1.T
l 18はN十領戦12と正確には位置が合わず、従っ
て1〕型シリコン基板]0の少なくとも一部分2゜が接
点間IJ ] 8によって露出される。その結果行らJ
したイI6造が第2図に示さJしている。
0の全表面に約5000人の深さの二酸化シリコン層1
6が、適当な酸素、塩化水素及び水蒸気の雰囲気中で約
1.000℃て熟酸r比するか又はCV l)法によっ
て形成さ;1シる。次にN十領域12に電気接続する相
互接続層を与えるために、通常ωレジス1〜、リングラ
フィ及びエツチング技術によって二酸化シリコン層16
に接点開口が形成される。リソタラフィ技術に固有のマ
スクの位置すれ及び接臨開1■形成中の二酸化シリコン
層16のオーバーエツチングの結果として接点間1.T
l 18はN十領戦12と正確には位置が合わず、従っ
て1〕型シリコン基板]0の少なくとも一部分2゜が接
点間IJ ] 8によって露出される。その結果行らJ
したイI6造が第2図に示さJしている。
第3図を参照すると、接点間[1内のP型シリコン基板
10の露出領域2oと界面をなすように多結晶シリコン
層22が二酸化シリコン層1G上及び接点間D i g
内にイ」着される。こ汎は約6o。
10の露出領域2oと界面をなすように多結晶シリコン
層22が二酸化シリコン層1G上及び接点間D i g
内にイ」着される。こ汎は約6o。
〜1000°Cの温度範囲でシランを用いてCVD法に
より句着される。多1.5品シリコン層22の好ましい
厚さは約3000〜5000人の間である。
より句着される。多1.5品シリコン層22の好ましい
厚さは約3000〜5000人の間である。
次に多結晶シリコン層22は熱拡散又はイオン注入によ
りリン等のN型不純物をドープさJしる。好ましい1−
−ピング・レベルは約i o+ 9・〜1021原子/
〔蒲である。この]ニ程により、リン・ドーパン[へは
多結晶シリコン層22中に拡散し、接点1)旧118を
経て丁〕型シリコン基板10中に1−一ブされる。その
結果、接点間Ll 18の1;にN十領域24が形成さ
汎る。従ってたとえ接点]j旧、J18がN十領域12
と位置か合っていなくても、その後に形成さ汎る相互接
続層はN+領域12とP型シリコン基板]Oとの間に短
絡を生しさせることはない。
りリン等のN型不純物をドープさJしる。好ましい1−
−ピング・レベルは約i o+ 9・〜1021原子/
〔蒲である。この]ニ程により、リン・ドーパン[へは
多結晶シリコン層22中に拡散し、接点1)旧118を
経て丁〕型シリコン基板10中に1−一ブされる。その
結果、接点間Ll 18の1;にN十領域24が形成さ
汎る。従ってたとえ接点]j旧、J18がN十領域12
と位置か合っていなくても、その後に形成さ汎る相互接
続層はN+領域12とP型シリコン基板]Oとの間に短
絡を生しさせることはない。
第4同を参照すると、多結晶シリコン層22の上に、1
0〜30重景%のタングステンを含み厚さが約500〜
2000人のチタン/タングステン合金等の耐火金属合
金WJ2 (iかイ、1着される。、好ましくはこの工
程はR,Fスパッタリングを用いて行なわれる。チタン
に少量のタングステンを伺加すると、層26の付着中及
びその後の熱処理工程中の金属シリサイドの形成を有効
に遅らせる事によって、層22と層26との間の界面の
電気特性の安定化に役立つ。その結果、接点構造の形成
中シリコン基板からは極く少量のシリコンしか消費費さ
れない1.また層2〔3は相互接続アルミニ971層と
多結晶シリコン層22との間の強固な抜刀を促進・する
のにも役立つ。層26」二にはタンタル、タングステン
又は少なくとも70重足%のタングステンを含むチタン
/タングステン合金等の別の耐火金属又は合金の第2の
層28がイづ着さAしる。
0〜30重景%のタングステンを含み厚さが約500〜
2000人のチタン/タングステン合金等の耐火金属合
金WJ2 (iかイ、1着される。、好ましくはこの工
程はR,Fスパッタリングを用いて行なわれる。チタン
に少量のタングステンを伺加すると、層26の付着中及
びその後の熱処理工程中の金属シリサイドの形成を有効
に遅らせる事によって、層22と層26との間の界面の
電気特性の安定化に役立つ。その結果、接点構造の形成
中シリコン基板からは極く少量のシリコンしか消費費さ
れない1.また層2〔3は相互接続アルミニ971層と
多結晶シリコン層22との間の強固な抜刀を促進・する
のにも役立つ。層26」二にはタンタル、タングステン
又は少なくとも70重足%のタングステンを含むチタン
/タングステン合金等の別の耐火金属又は合金の第2の
層28がイづ着さAしる。
層28もR,Fスパッタリングによって付着される。
但しタンタルを用いるならば蒸着による層28の好まし
い厚さは約500〜2000人である。層28は、特に
正バイアスの接点において、電流漏洩及び接合スパイキ
ングによる故障に苅して浅し11) N接合を保護する
ように働く。次に厚さ20000へ−30000人のレ
ジスト材料の層30が耐火金属層28上に付着される。
い厚さは約500〜2000人である。層28は、特に
正バイアスの接点において、電流漏洩及び接合スパイキ
ングによる故障に苅して浅し11) N接合を保護する
ように働く。次に厚さ20000へ−30000人のレ
ジスト材料の層30が耐火金属層28上に付着される。
層22.26及び28を残す事か望まれる、接点開口1
8の」二のそれに少し重なる領域にレジス1一層のマス
ク構造を形成するのには標7(6的なリングラフィ及び
マスキングの技術が用いられる。↑ひられた構造は第4
図に示されている。
8の」二のそれに少し重なる領域にレジス1一層のマス
ク構造を形成するのには標7(6的なリングラフィ及び
マスキングの技術が用いられる。↑ひられた構造は第4
図に示されている。
第5図を参照すると、残存するレジストM30をマスク
どして用いて、層22.2に及び2gがjj&当なエツ
チンタ゛技91;jによりイ・所41°lの領域て除去
さオしる。例えば耐火金属R’j28としてタンタルが
使用されるならば、この層は四弗化炭M”5j問気中の
反応性イオン・エツチンノ叉はブラスマ・エツチング等
の方法を用いてエツチングし得る。またチタン/タング
ステン層26は、タンタル又はシリコンを化学的に31
撃する事なく、約15・〜・35°Cで過酸化水素(1
1202)中でエッチ〉、υしネjする。最後のN型多
結晶シリコ2層22は四弗化J:T::素−水素雰囲気
中で反応性イオン・エツチング又はプラズマ・エツチン
グする1fにより]−ツチングし得る。その後、残存す
るレジス1一層30け通′に;の方法で除去される。
どして用いて、層22.2に及び2gがjj&当なエツ
チンタ゛技91;jによりイ・所41°lの領域て除去
さオしる。例えば耐火金属R’j28としてタンタルが
使用されるならば、この層は四弗化炭M”5j問気中の
反応性イオン・エツチンノ叉はブラスマ・エツチング等
の方法を用いてエツチングし得る。またチタン/タング
ステン層26は、タンタル又はシリコンを化学的に31
撃する事なく、約15・〜・35°Cで過酸化水素(1
1202)中でエッチ〉、υしネjする。最後のN型多
結晶シリコ2層22は四弗化J:T::素−水素雰囲気
中で反応性イオン・エツチング又はプラズマ・エツチン
グする1fにより]−ツチングし得る。その後、残存す
るレジス1一層30け通′に;の方法で除去される。
第6図を参照すると、第2のレジス1一層32がシリコ
ン基板10の全面に付着される。この層はn−メチルピ
ロリ1−ン溶液に可溶で、20000〜30000人の
厚さを有する。次に相互接続金属層の不要な領域に第2
のレジスト材料のマスタイ、11造が形成される。次に
10000〜]、 5000入の厚さのアルミニウム等
の相互接続金属層34が好ましくは蒸着によりシリコン
基4/1iloの全表面に付着される。この後、第2の
レジストF!j32の残存部上に付着された層34は約
85℃の温度てn−メチルピロリドン溶液中で第2のレ
ジス1一層32を溶解する事により除去され、集積回路
のデバイス及び領域間の導電性相互接続路を形成する4
・11互接続パターンが残る。
ン基板10の全面に付着される。この層はn−メチルピ
ロリ1−ン溶液に可溶で、20000〜30000人の
厚さを有する。次に相互接続金属層の不要な領域に第2
のレジスト材料のマスタイ、11造が形成される。次に
10000〜]、 5000入の厚さのアルミニウム等
の相互接続金属層34が好ましくは蒸着によりシリコン
基4/1iloの全表面に付着される。この後、第2の
レジストF!j32の残存部上に付着された層34は約
85℃の温度てn−メチルピロリドン溶液中で第2のレ
ジス1一層32を溶解する事により除去され、集積回路
のデバイス及び領域間の導電性相互接続路を形成する4
・11互接続パターンが残る。
最終構造は第7図に示されている。第7図の構造は少な
くとも/I00°Cの温度で少なくとも30分〜1時間
、焼結工程に付される。この焼結工程によって、相互接
続アルミニウム層及び多層接点構造体の間に良好な電気
接続が保証される。
くとも/I00°Cの温度で少なくとも30分〜1時間
、焼結工程に付される。この焼結工程によって、相互接
続アルミニウム層及び多層接点構造体の間に良好な電気
接続が保証される。
第8図〜第14図を参照すると、本発明に従って絶経ゲ
−1−1” J”、 T及び多層接点構造体を含む集積
回路を製造する方法が示されている。ここに開示する実
施例はNチャネル・トランジスタであるが、単にI〕領
領域N領域とを反転する事によってPチャネル・1〜ラ
ンジスタを製造する事ができる。
−1−1” J”、 T及び多層接点構造体を含む集積
回路を製造する方法が示されている。ここに開示する実
施例はNチャネル・トランジスタであるが、単にI〕領
領域N領域とを反転する事によってPチャネル・1〜ラ
ンジスタを製造する事ができる。
単結晶シリコンのP型基板10は二酸化シリコン層36
を製造するために適当な酸素及び塩化水素の雰囲気中で
約1000℃で熱酸化さJしる71次に二酸化シリコン
ff36上に窒素、シタ[」ロシラン及びアンモニアの
雰囲気を用い約800 ”Cのdl、1度でCV Dに
より窒化シリコン層(図示せず)が形成される。埋設酸
化物アイソレーションイi?; ;Nを形成したい領域
では通常のリングラフイエ稈を用いて二酸化シリコン層
36及び窒化シリコン層(図示せず)に開口が形成され
る。二酸化シリコン層3G及び窒化シリコン層は化学的
ウエツ1へ・エツチング、反応性イオン・エツチング又
はプラズマ・エツチング等の通常のエツチング技術によ
り除去される。埋設二酸化シリコン・アイソレーション
が望まれる領域にP十領域こ38を形成するために拡散
又はイオン〆」二人によりシリコン基板仮■0にホウ素
等のP型不純物が導入される。次に約950℃の温度で
適当な酸素、塩化水素及び水蒸気の雰囲気中で埋設酸化
物アイツレ−ジョン領域40が形成される。次に窒化シ
リコン層が除去されて、第8図の構造が得られる。埋設
酸化物領域の厚さは約6000〜7000人である。こ
れらの埋設酸化物領域40は、互いに分前した床積回路
デバイスを形成することが望まれる単結晶シリコンの領
域を取り囲んでいる。次に二酸化シリコン層36は完全
に除去され、第8図の構造はFE′1′のゲート構造用
のグー1〜二酸化シリコン層42(第9図)を形成する
ために約800℃の温度で酸素、塩化水素及び水蒸気の
雰囲気を用いて熱酸化される。この熱酸化]二程はかな
り高品質の酸化シリコンを形成する。
を製造するために適当な酸素及び塩化水素の雰囲気中で
約1000℃で熱酸化さJしる71次に二酸化シリコン
ff36上に窒素、シタ[」ロシラン及びアンモニアの
雰囲気を用い約800 ”Cのdl、1度でCV Dに
より窒化シリコン層(図示せず)が形成される。埋設酸
化物アイソレーションイi?; ;Nを形成したい領域
では通常のリングラフイエ稈を用いて二酸化シリコン層
36及び窒化シリコン層(図示せず)に開口が形成され
る。二酸化シリコン層3G及び窒化シリコン層は化学的
ウエツ1へ・エツチング、反応性イオン・エツチング又
はプラズマ・エツチング等の通常のエツチング技術によ
り除去される。埋設二酸化シリコン・アイソレーション
が望まれる領域にP十領域こ38を形成するために拡散
又はイオン〆」二人によりシリコン基板仮■0にホウ素
等のP型不純物が導入される。次に約950℃の温度で
適当な酸素、塩化水素及び水蒸気の雰囲気中で埋設酸化
物アイツレ−ジョン領域40が形成される。次に窒化シ
リコン層が除去されて、第8図の構造が得られる。埋設
酸化物領域の厚さは約6000〜7000人である。こ
れらの埋設酸化物領域40は、互いに分前した床積回路
デバイスを形成することが望まれる単結晶シリコンの領
域を取り囲んでいる。次に二酸化シリコン層36は完全
に除去され、第8図の構造はFE′1′のゲート構造用
のグー1〜二酸化シリコン層42(第9図)を形成する
ために約800℃の温度で酸素、塩化水素及び水蒸気の
雰囲気を用いて熱酸化される。この熱酸化]二程はかな
り高品質の酸化シリコンを形成する。
第9図を参照すると、層40及び42を含むシリコン基
板10の全表面上に、600〜]、 000℃の温度で
シランを用いてCVDにより多結晶シリコン層44が(
=J着される。次に多結晶シリコン層44は熱拡散又は
イオン注入によりリン等のN型不純物をドープされる。
板10の全表面上に、600〜]、 000℃の温度で
シランを用いてCVDにより多結晶シリコン層44が(
=J着される。次に多結晶シリコン層44は熱拡散又は
イオン注入によりリン等のN型不純物をドープされる。
あるいは多結晶シリコン層44、のドーピングはその付
着と同時であってもよい。多結晶シリコン層の好ましい
厚さは約3000〜5000人であり、好ましいドーピ
ング・レベルは約10 〜10 原子/ cn?であ
る。
着と同時であってもよい。多結晶シリコン層の好ましい
厚さは約3000〜5000人であり、好ましいドーピ
ング・レベルは約10 〜10 原子/ cn?であ
る。
次にレジスト層(図示せず)が多結晶シリコンW44上
にイづ着される。多結晶シリコンのグー1〜電極が要求
される場所にレジス1〜層のマスク構造を与えるために
標準的なリングラフィ及びマスキングの技術が用いられ
る。次にレジスI一層をマスクとして用いて、非マスク
領域の多結晶シリコンN44がエツチングされる。この
エツチングは四弗化炭素−水素雰囲気中で多結晶シリコ
ンを異方的に反応性イオン・エツチングする事により行
われる。
にイづ着される。多結晶シリコンのグー1〜電極が要求
される場所にレジス1〜層のマスク構造を与えるために
標準的なリングラフィ及びマスキングの技術が用いられ
る。次にレジスI一層をマスクとして用いて、非マスク
領域の多結晶シリコンN44がエツチングされる。この
エツチングは四弗化炭素−水素雰囲気中で多結晶シリコ
ンを異方的に反応性イオン・エツチングする事により行
われる。
ここで従来技術の問題について述べると、ソース及びj
り゛レイン領域等のイオン注入又は拡散を行ないたい非
マスク領域では化学的ウェット・エツチングを用いて二
酸化シリコン層が除去されていた。このエツチング工程
中、多結晶シリコン・ゲート電極のヘリの下の二酸化シ
リコンの一部も除去された。次にレジス1へ層が除去さ
れ、シリコン基板の表面はソース及びドレイン領域上に
二酸化シリコン層を形成するために通常の熱酸化法で再
酸化された。この酸化工程中、多結晶シリコン・ゲート
電極のへりの下には、ゲート二酸化シリコン層よりも低
品質の二酸化シリコンが形成される。
り゛レイン領域等のイオン注入又は拡散を行ないたい非
マスク領域では化学的ウェット・エツチングを用いて二
酸化シリコン層が除去されていた。このエツチング工程
中、多結晶シリコン・ゲート電極のヘリの下の二酸化シ
リコンの一部も除去された。次にレジス1へ層が除去さ
れ、シリコン基板の表面はソース及びドレイン領域上に
二酸化シリコン層を形成するために通常の熱酸化法で再
酸化された。この酸化工程中、多結晶シリコン・ゲート
電極のへりの下には、ゲート二酸化シリコン層よりも低
品質の二酸化シリコンが形成される。
さら゛に多結晶シリコン・ゲーI−電極のへりは、この
酸化工程によって持ち」二げられる事が見い出されてい
る。これらの問題はFET集積回路の電気特性に悪影響
を与える。
酸化工程によって持ち」二げられる事が見い出されてい
る。これらの問題はFET集積回路の電気特性に悪影響
を与える。
これらの問題に関する1つの可能な解決策は前記米国特
許第1] 287661号明細書に記載されている。そ
れによれば非マスク領域の多結晶シリコンの反応性イオ
ン・エツチングは、二酸化シリコン層上に500大程度
の多結晶シリコンが残っている時に停止される。次にレ
ジスト層が除去され、構造体は非マスク領域において多
結晶シリコンを二酸化シリコンに変換するために熱酸化
される。この酸化工程中に多結晶シリコン・ゲート電極
の側壁も二酸化シリコンに変換される。次に二酸化シリ
コン層はソース及びドレインの形成される領域で、反応
性イオン・エツチングによりシリコン基板まで異方的に
エツチングされる。従って、その後の酸化工程中にゲー
1−の二酸化シリコンのへりにおいては酸化が起きない
ので、ゲート二酸化シリコン層の品質は高いレベルに維
持さJしる。
許第1] 287661号明細書に記載されている。そ
れによれば非マスク領域の多結晶シリコンの反応性イオ
ン・エツチングは、二酸化シリコン層上に500大程度
の多結晶シリコンが残っている時に停止される。次にレ
ジスト層が除去され、構造体は非マスク領域において多
結晶シリコンを二酸化シリコンに変換するために熱酸化
される。この酸化工程中に多結晶シリコン・ゲート電極
の側壁も二酸化シリコンに変換される。次に二酸化シリ
コン層はソース及びドレインの形成される領域で、反応
性イオン・エツチングによりシリコン基板まで異方的に
エツチングされる。従って、その後の酸化工程中にゲー
1−の二酸化シリコンのへりにおいては酸化が起きない
ので、ゲート二酸化シリコン層の品質は高いレベルに維
持さJしる。
しかしながらこの製造方法の問題点は、多結晶シリコン
・ゲート電極の太きさ及びFETのチャネル長が正確に
制御できず、FET集積回路の電気特性に悪影響を与え
る事である。
・ゲート電極の太きさ及びFETのチャネル長が正確に
制御できず、FET集積回路の電気特性に悪影響を与え
る事である。
第9図を参照して、本発明によれば、非マスーク領域の
多結晶シリコン層の反応性イオン・エツチングに引き続
いてレジスト層が除去される。その後、ジクロロシラン
及び酸化窒素の雰囲気を用い約900℃の温度でCVD
法によりシリコン基板10の全表面に約1000〜20
00人の二酸化シリコン層46に付着される。
多結晶シリコン層の反応性イオン・エツチングに引き続
いてレジスト層が除去される。その後、ジクロロシラン
及び酸化窒素の雰囲気を用い約900℃の温度でCVD
法によりシリコン基板10の全表面に約1000〜20
00人の二酸化シリコン層46に付着される。
第10図を参照すると、層42及び46はソース及びド
レイン領域においてシリコン基板10の表面に至るまで
反応性イオン・エツチング中程により異方的にエツチン
グされる。第10図に示した良好な実施例では、層42
及び46のための反応性イオ゛I・エツチングは下記の
パラメータを使用する。四弗化炭素−水素雰囲気、RF
平行板構造、約30ミクロンの圧力、0.27ワツト/
cn?の電力密度、7cc/分の水素の流速、及び1
3cc、7分の四弗化炭素の流速。このエツチング工程
中に水平な二酸化シリコン層42及び46は除去され、
多結晶シリコン・ゲート電極44の垂直な側壁上の二酸
化シリコン層46の領域がほとんどそのまま残る。次に
後続する酸化工程中この領域はゲート電極のへりの下の
グー1−二酸化シリコンを保護し、従ってゲーI・二酸
化シリコン420品質を高いレベルに維持し、且つゲー
ト電極の大きさの制御に大きな改善を提供する。
レイン領域においてシリコン基板10の表面に至るまで
反応性イオン・エツチング中程により異方的にエツチン
グされる。第10図に示した良好な実施例では、層42
及び46のための反応性イオ゛I・エツチングは下記の
パラメータを使用する。四弗化炭素−水素雰囲気、RF
平行板構造、約30ミクロンの圧力、0.27ワツト/
cn?の電力密度、7cc/分の水素の流速、及び1
3cc、7分の四弗化炭素の流速。このエツチング工程
中に水平な二酸化シリコン層42及び46は除去され、
多結晶シリコン・ゲート電極44の垂直な側壁上の二酸
化シリコン層46の領域がほとんどそのまま残る。次に
後続する酸化工程中この領域はゲート電極のへりの下の
グー1−二酸化シリコンを保護し、従ってゲーI・二酸
化シリコン420品質を高いレベルに維持し、且つゲー
ト電極の大きさの制御に大きな改善を提供する。
第11図を参照すると、ソース及びドレインのN十領域
50を形成するためにイオン注入及びその後のドライブ
・イン工程によりヒ素等のN型不純物がシリコン基板1
0中に導入される。次に構造体は熱酸化工程に付される
。この工程は酸素塩化水素及び水蒸気の雰囲気を用い約
1000℃の温度で、高品質の二酸化シリコン層52を
形成するために行われる。この工程はドライブ・イン工
程としても役立つ。次にCVDにより二酸化シリコン層
54が付着される。二酸化シリコン層52及び54の組
み合さった厚さは5000人程度である。第11図は得
られた構造を示している。第12図に示される、工程の
次の段階は、ソース及びドレインのN十領域50並びに
多結晶シリコン・ゲート電極44の各々に相互接続層を
繊続するために、接点領域を画定する接点開口56及び
58を形成する段階である。接点開口56及び58は周
知のレジスト、リングラフィ及びエツチングの方法に従
って形成される。接点開lコ形成時のマスクの位置ずれ
及び二酸化シリコン層52及び54のオーバーエツチン
グの結果として、接点開口はソース及びドレインのN十
領域50と位置が揃わなくなる。さらに接、点開口形成
のための二酸化シリコン層52及び54のエツチング中
に埋設酸化物40の一部も除去される。従って、第12
図に示すようにP型シリコン基板IOの少なくとも一部
60は接点開口によって露出される。
50を形成するためにイオン注入及びその後のドライブ
・イン工程によりヒ素等のN型不純物がシリコン基板1
0中に導入される。次に構造体は熱酸化工程に付される
。この工程は酸素塩化水素及び水蒸気の雰囲気を用い約
1000℃の温度で、高品質の二酸化シリコン層52を
形成するために行われる。この工程はドライブ・イン工
程としても役立つ。次にCVDにより二酸化シリコン層
54が付着される。二酸化シリコン層52及び54の組
み合さった厚さは5000人程度である。第11図は得
られた構造を示している。第12図に示される、工程の
次の段階は、ソース及びドレインのN十領域50並びに
多結晶シリコン・ゲート電極44の各々に相互接続層を
繊続するために、接点領域を画定する接点開口56及び
58を形成する段階である。接点開口56及び58は周
知のレジスト、リングラフィ及びエツチングの方法に従
って形成される。接点開lコ形成時のマスクの位置ずれ
及び二酸化シリコン層52及び54のオーバーエツチン
グの結果として、接点開口はソース及びドレインのN十
領域50と位置が揃わなくなる。さらに接、点開口形成
のための二酸化シリコン層52及び54のエツチング中
に埋設酸化物40の一部も除去される。従って、第12
図に示すようにP型シリコン基板IOの少なくとも一部
60は接点開口によって露出される。
第13図を参照すると、シリコン基板10の全面並びに
接点開口56及び58の中にCVDにより多結晶シリコ
ン層62が付着される。多結晶シリコン層62の好まし
い厚さは約3000〜5000人である。次に多結晶シ
リコン層62は熱拡散又はイオン注入によりリン等のN
型不純物をドープされる。この後者の工程中にリン・ド
ーパントは多結晶シリコン層62中に拡散し、接点開口
56を経由してP−シリコン基板10中に拡散し、接点
間(」56の下にN十領域64を形成する。その結果、
相互接続層によるPN接合の短絡は起きない。次に10
〜30重量%のタングステンを含み厚さ500〜200
0人のチタン/タングステン合金等の耐火金属合金層6
6が多結晶シリコン層62上に、好ましくはR,Fスパ
ッタリングにより付着される。N66の上には少なくと
も70重量%のタングステンを含むチタン/タングステ
ン合金又はタンタル、タングステン等の耐火金属又は合
金の第2の層68が好ましくはR″FFスパツタリング
り付着される。しかしながらタンタルを使用する場合は
蒸着法により付着される。層68の好ましい厚さは約5
00〜2000人である。
接点開口56及び58の中にCVDにより多結晶シリコ
ン層62が付着される。多結晶シリコン層62の好まし
い厚さは約3000〜5000人である。次に多結晶シ
リコン層62は熱拡散又はイオン注入によりリン等のN
型不純物をドープされる。この後者の工程中にリン・ド
ーパントは多結晶シリコン層62中に拡散し、接点開口
56を経由してP−シリコン基板10中に拡散し、接点
間(」56の下にN十領域64を形成する。その結果、
相互接続層によるPN接合の短絡は起きない。次に10
〜30重量%のタングステンを含み厚さ500〜200
0人のチタン/タングステン合金等の耐火金属合金層6
6が多結晶シリコン層62上に、好ましくはR,Fスパ
ッタリングにより付着される。N66の上には少なくと
も70重量%のタングステンを含むチタン/タングステ
ン合金又はタンタル、タングステン等の耐火金属又は合
金の第2の層68が好ましくはR″FFスパツタリング
り付着される。しかしながらタンタルを使用する場合は
蒸着法により付着される。層68の好ましい厚さは約5
00〜2000人である。
次にレジスト層(図示せず)が層68上に旬着され、接
点開口56及び58の真」二及びそれに少し重なった領
域の、層62.66及び68を残したい領域にレジス1
へ層のマスクが形成される。RfJG2.66及び68
は適当なエツチング技術により不所望領域が除かれる。
点開口56及び58の真」二及びそれに少し重なった領
域の、層62.66及び68を残したい領域にレジス1
へ層のマスクが形成される。RfJG2.66及び68
は適当なエツチング技術により不所望領域が除かれる。
次にレジス1一層は除去される。
第14図を参照すると、処理の次の段階は、層54及び
68を含むシリコン基板10の全面に、n−メチルピロ
リドン溶液に可溶な第2のレジストM(図示せず)を何
着する事である。次にai準的なリングラフィ及びマス
キングの技術を用いて、相互接続金属層が不要な場所に
第2のレジシト哲のマスクを形成する。次に層68及び
残存するレジスト層(図示せず)を含むシリコン基板の
表面にアルミニウム等の相互接続金属層70を蒸着によ
り形成する。その後、残存するレジスト層の上に付看さ
れた層70は約85℃の温度でrr−メチルピロリドン
溶液中で第2のレジス1〜層を溶解することによって除
去され、デバイス間の導電性相互接続路を形成する相互
接続パターンが残る。
68を含むシリコン基板10の全面に、n−メチルピロ
リドン溶液に可溶な第2のレジストM(図示せず)を何
着する事である。次にai準的なリングラフィ及びマス
キングの技術を用いて、相互接続金属層が不要な場所に
第2のレジシト哲のマスクを形成する。次に層68及び
残存するレジスト層(図示せず)を含むシリコン基板の
表面にアルミニウム等の相互接続金属層70を蒸着によ
り形成する。その後、残存するレジスト層の上に付看さ
れた層70は約85℃の温度でrr−メチルピロリドン
溶液中で第2のレジス1〜層を溶解することによって除
去され、デバイス間の導電性相互接続路を形成する相互
接続パターンが残る。
次にこの構造は、相互接続アルミニウム層と多層接点構
造との間の良好な電気接続を保証するために30分〜1
時間の期間少なとも400°Cの温度で焼結工程に伺さ
れる。以上、浅いPN接合を形成する半導体領域に低抵
抗のオーミック接点を形成する改良された方法を説明し
た。
造との間の良好な電気接続を保証するために30分〜1
時間の期間少なとも400°Cの温度で焼結工程に伺さ
れる。以上、浅いPN接合を形成する半導体領域に低抵
抗のオーミック接点を形成する改良された方法を説明し
た。
第1図乃至第7図は本発明に従って多層接点構造を製造
する一連の処理工程を説明する断面図、第8図乃至第1
4図は本発明に従って多層接点構造及び絶縁ゲー1−
F E Tを製造する一連の処理工程を説明する断面図
である。 10・・・・P型シリコン基板、12・・・・浅いN+
領領域14・・・・アイソレーション酸化物、16・・
・・二酸化シリコン、18・・・・接点開口、22・・
・・多結晶シリコン層、26・・・・耐火金属層、28
・。 ・・別の耐火金属層、34・・・・相互接続金属層。 第1図 U 第2図 第3図 第4図 第5図 第7図 第8図 第9図 第10図 第11図
する一連の処理工程を説明する断面図、第8図乃至第1
4図は本発明に従って多層接点構造及び絶縁ゲー1−
F E Tを製造する一連の処理工程を説明する断面図
である。 10・・・・P型シリコン基板、12・・・・浅いN+
領領域14・・・・アイソレーション酸化物、16・・
・・二酸化シリコン、18・・・・接点開口、22・・
・・多結晶シリコン層、26・・・・耐火金属層、28
・。 ・・別の耐火金属層、34・・・・相互接続金属層。 第1図 U 第2図 第3図 第4図 第5図 第7図 第8図 第9図 第10図 第11図
Claims (1)
- 【特許請求の範囲】 シリコン半導体部材との間にPN接合を形成する浅い半
導体領域に苅するオーミック接点構造体であって、 」−記シリコン半導体部材表面上に形成され、上記浅い
半導体領域の少なくとも一部及び上記シリコン半導体部
イ」の少なくとも一部を露出する接点間り、Iを有する
絶Hζ層と、 上記半導体領域及び」二記半心体部材の露出部分の」二
に形成され上記半導体領域と同じ導電型の不純物を添加
された多□結晶シリコン層と、」−記多結晶シリコン層
上に形成された耐火金属又は耐火金属合金の複数の層と
、 上記複数の層の上に形成された相互接続金属層とを有す
る集積回路接点構造体。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US41967782A | 1982-09-20 | 1982-09-20 | |
US419677 | 1982-09-20 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5974668A true JPS5974668A (ja) | 1984-04-27 |
JPH0454393B2 JPH0454393B2 (ja) | 1992-08-31 |
Family
ID=23663275
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17141983A Granted JPS5974668A (ja) | 1982-09-20 | 1983-09-19 | 集積回路接点構造体 |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0104079B1 (ja) |
JP (1) | JPS5974668A (ja) |
DE (1) | DE3380469D1 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62256455A (ja) * | 1986-04-30 | 1987-11-09 | Hitachi Ltd | 半導体装置及びその製造方法 |
JPS6316671A (ja) * | 1986-07-08 | 1988-01-23 | Nec Corp | シリサイドゲ−ト半導体装置の製造方法 |
JPH05129594A (ja) * | 1991-11-01 | 1993-05-25 | Sharp Corp | 半導体装置の製造方法 |
JPH07263556A (ja) * | 1995-03-24 | 1995-10-13 | Hitachi Ltd | 半導体装置 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2624304B1 (fr) * | 1987-12-04 | 1990-05-04 | Philips Nv | Procede pour etablir une structure d'interconnexion electrique sur un dispositif semiconducteur au silicium |
JP4750586B2 (ja) | 2006-02-28 | 2011-08-17 | 住友電工デバイス・イノベーション株式会社 | 半導体装置および電子装置並びにその製造方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50120581A (ja) * | 1974-03-07 | 1975-09-20 | ||
JPS5260571A (en) * | 1975-11-13 | 1977-05-19 | Nec Corp | Semiconductor device |
JPS5637672A (en) * | 1979-09-04 | 1981-04-11 | Ibm | Contact structure |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3833842A (en) * | 1970-03-09 | 1974-09-03 | Texas Instruments Inc | Modified tungsten metallization for semiconductor devices |
JPS56111264A (en) * | 1980-02-06 | 1981-09-02 | Agency Of Ind Science & Technol | Manufacture of semiconductor device |
JPS56134757A (en) * | 1980-03-26 | 1981-10-21 | Nec Corp | Complementary type mos semiconductor device and its manufacture |
-
1983
- 1983-09-19 JP JP17141983A patent/JPS5974668A/ja active Granted
- 1983-09-20 DE DE8383305513T patent/DE3380469D1/de not_active Expired
- 1983-09-20 EP EP19830305513 patent/EP0104079B1/en not_active Expired
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50120581A (ja) * | 1974-03-07 | 1975-09-20 | ||
JPS5260571A (en) * | 1975-11-13 | 1977-05-19 | Nec Corp | Semiconductor device |
JPS5637672A (en) * | 1979-09-04 | 1981-04-11 | Ibm | Contact structure |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62256455A (ja) * | 1986-04-30 | 1987-11-09 | Hitachi Ltd | 半導体装置及びその製造方法 |
JPS6316671A (ja) * | 1986-07-08 | 1988-01-23 | Nec Corp | シリサイドゲ−ト半導体装置の製造方法 |
JPH05129594A (ja) * | 1991-11-01 | 1993-05-25 | Sharp Corp | 半導体装置の製造方法 |
JPH07263556A (ja) * | 1995-03-24 | 1995-10-13 | Hitachi Ltd | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0454393B2 (ja) | 1992-08-31 |
DE3380469D1 (en) | 1989-09-28 |
EP0104079B1 (en) | 1989-08-23 |
EP0104079A3 (en) | 1986-08-20 |
EP0104079A2 (en) | 1984-03-28 |
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