JPS5947769A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置の製造方法に関し、詳しくは、高耐
圧ＭＯ８半導体装置の形成にとくに好適な、半導体装置
の製造方法に関する。

〔従来技術〕

ＭＯＳＦＥＴ　（ＭＯＳ　　電界効果トランジスタ）を
高性能化するためには、ゲート長を短かくシ。

ゲート酸化膜厚を薄くする事が有効なことは良く知られ
ている。この理由は、ゲイン定数βが、ゲート長Ｌｇ、
ゲート幅Ｗ　ｇ　、電界効果移動度μＦ〜ゲート酸化膜
厚ｔび、酸化膜比誘電率にメ、真空の誘電率ε。により
、次式で表わされるからである。

したがって、微小化されたＭ　ＯＳ　Ｆ　Ｅ　’Ｊ”は
、より大きなゲイン定数を持つため、回路の高速化に大
きな効果がある。

しかし、反面このような微細化はＭＯＳＦＥＴの耐圧の
低下をもたらした。第１図は、ゲート酸化膜厚をパラメ
ーターとしてＭＯ８ＦＥ’Ｉ’　　のゲート長Ｌ＋ｒと
、耐圧ＢＶＤＳ　の関係を示したもので、同一のゲート
長でも、ゲート酸化膜厚が薄くなると耐圧が低下するこ
とがわかる。第１図において、ゲート酸化膜ノリはおの
おのＣつ：５Ｑｎ＋ｎ、△３５ｎｍ、ロ２５ｎｍ、◇：
２０ｎｍを表わす。−４−なわら、ＭＯ８Ｉ−ＥＴを高
性能化するために、ゲート長を短縮りまたり、ゲート酸
化膜を薄＜゛（ると而」圧が大幅に低下し、そのために
正常な回路動作が困難になる恐れがある。

このような耐圧の低下を防ぐために、従来二重ドレーン
法と称する方法が提案爆れている。この方法は、第２図
に示したように、たとえば、ｐ型（１００）面１０Ω・
ｃｍのシリコン基板１内にヒ素をドープして形成した高
濃度領域２およびり／をドープして形成した低濃度領域
：（が、ゲー１−４およびゲート酸化膜５の両側に、ソ
ース、１−・よびドレーン領域として形成されているこ
とを特徴とする。しかしこのようなｉｈ造では、必ずし
もＭＯＳＦＥＴの耐圧を向上できない事が本発明者等の
検討で明らかになった。

すなわら、第２図に示したように、ゲート長Ｌｇに対し
、実際の物理的なチヤネル長（実効チャネル長”Ｌｅｕ
で示す）は、上記低濃度領域３の分だけ短縮され、した
がってその分たけ耐圧は低下する。素子の集積度はゲー
ト長Ｌｇで決まるから、このような二乗トレーン法で一
圧を向−ヒさせるために実効ゲート長Ｉ、＠ｆｆを確保
しようとすると、ゲート長Ｌｇを長くしなければならず
、集積度は低下してしまう。このような集積度の低下は
、ＭＯ８ＩＣ設計上極めてψ、ましくないことはいうま
でもない。

一方半導体装置の微細化と共にソース・ドレーン領域を
形成する不純物拡散層の接合深さを浅くする事が必要と
なってきた。一般には、ゲート長Ｌｇが５μｍ程度で接
合深さは０．７μｍ、３μｍで０．４μｍ、２μｍで０
．３　ｐ　ｍ　、　１．３　ｔｔ　ｍで０．２μｍ程度
の接合深さとなるようなプロセスが用いられる。しかし
、接合深さが浅くなると、接合耐圧が低下し、ひいては
ＭＵＩＩ’ＥＴ　　の耐圧も低下する事が本発明者らの
検討で明らかになった。すなわち、第３図は接合深さと
ＭＯ８ＦＥＴ耐圧の関係を示す図であるが、接合深さｘ
ｔと、耐圧ＢｖＤＳ　の間にはほぼ次式が成立している
事がわかる。

１４ＶＤｓ＝２０Ａｏｇｘ」＋２７ この理由は、接合深さが浅くなると、接合の曲率半径が
小さくなり、したがって電界集中が起りやすくなってく
るためである。Ｍ　０８　ＩＩ”　ｌ’：、　Ｔの動作
状態ではこの傾向はさらに顕著となる。

〔発明の概要〕

本発明は前述のような従来技術の問題点を除くためにな
されたもので、ゲート領域−りに塗布ガラスを塗布した
状態で基板に不純物を導入する事によシ、実効チャネル
長を確保するとともに、ソース・トレー／領域の接合の
曲率半径を十分に大きくする事を可能にし、したがって
、ＭＯ８１；’ＥＴ耐圧を大幅に向上させる事を可能と
するものである。

〔実施例〕

実施例１ 本発明において、塗布ガラスの塗布特性は重要である。

しだがって、まず塗布特性につき説明する。第４図（ａ
）はｐ型（１００）面１０ΩｌＩｃＩｎのシリフン基板
上１１に熱酸化法により厚−Ｊｌｏｎｍの酸化膜１２を
成長させ、さらにモノテラン（ＳｆＨ４）とアンモニア
（Ｎｌ−１，）を主成分とするガスを用いたケミカルｑ
ペーパー嗜デポジション法（以下ＣＶＩＪ法と略）によ
り１ツさ１５ｎｒｎの窒化シリコン（以下Ｓｉ３Ｎ４と
略）膜１３を堆積し、９５０ｔ？、３０分のウェット酸
化で上記Ｓ　’３Ｎ４　　Ｊｌｇ　１３の表面を酸化し
て厚さ４ｎｍの酸化膜１４を成長叡ぜ、さらにｓｉｎ、
の熱分解によるＣＶＤ法によって、厚さ０．３μｍの多
結晶Ｓ　ｉ　１１：￥１５を堆積、熱拡散法でリンを拡
散し通常のホトエッチ法によりパターニングし、９５０
Ｃのウェットｅ化で酸化して、上記多結晶Ｓｉ膜１５上
に厚さ０．３μｍの酸化膜１６を成長させた状態を示す
。つぎに、塗布ガラスとして、主成分がシラノール（Ｓ
　ｉ　（ＯＩ−１）４）のアルコール溶液、ｆ？：、と
えば０ＣＤ５９３１０　　（商品名二東京応化（株）製
）を、回転数７００Ｏｒｐｍで回転塗布すると、第４図
（ｂ）に示したように、塗布ガラス層１７が形成される
。第４図（ｂ）から明らかなように、本発明によれば、
ゲートとなるべき領域の両端において断面が傾斜した厚
い塗布ガラス層１７を形成する事ができる。本実施例で
は、塗布時のスピンナ回転数ｆニア０００ｒｐｍとした
が、２０００ｒｐｍ以上とすれば良い事がわかった。こ
の理由は、ゲート」二部における塗布ガラス層１７の膜
厚ａと、ゲート端から１μｍ１ｌ（れた部分における膜
厚すの比ｒ　＝　ａ　／　ｂが、第５図に示したように
、塗布時の回転数７００Ｏｒｐｍ以上では１であるが、
２０００　ｒ　ｐ口１以下では０．５以下となり、した
がって、基板上の塗布ガラス層を除去する際に、ゲート
の両端部に形成された断面が傾斜した塗布ガラス層も除
去されてしまい、良好な半導体装置の形成が内錐になる
ためである。

実施例２ 第６図（ａ）に示すように、ｐ型（１００）面１゜Ω−
用のシリコン基板２１に、周知の１．ｏｃｏｓ法により
厚さ０．６μｍのフィールド酸化膜２２を成長させ、さ
らに厚さ２０　ｎ　ｍのゲー）　＋！鑓化膜２３を９５
０Ｃ２０分間のドライ酸化により成長させ、Ｃ１）法に
よりｐｏ’ｙＳ　Ｉを厚さ０．３５　ｔｔ　ｍに堆積、
リンを熱拡散後、ホトエッチ法によりゲート２４を形、
我した。つぎに、第６Ｆ＋（ｂ）に示すように、塗布ガ
ラスとして、０ＣＤ５９０００（前品名二東京尾Ｎ化製
）を、回転数５００Ｏｒｐｍでスピン塗布し、ゲートｆ
ｌｌＱ部にお・ける断面が傾斜した塗布ガラス層２５を
形成し、窒素雰囲気中で９５０１；２０分間アニールし
た。ゲート酸化膜２３上粋よびゲート２４、．１．：の
塗布ガラス層２５を弗酸：弗化アンモニウム＝１：２０
の溶液によってエッチして除去し、イオン丁Ｊ込み法に
より、ヒ素（Ａｓ）を８０ｋｅＶでＩ　Ｘ　１０１６ｃ
ｍ−２打込み、さらに１０００ｔ？で３０分間窒素アニ
ールを行ない、第６図（Ｃ）に示したように、基板２１
内に接合深さ０．４μｍ９層抵抗２５Ω／「］のヒ素拡
散層２６を形成した。このようにして形成された上記ヒ
素拡散層２６の端部における曲率半径は、通常のＭＯ８
ＩＣプロセスを用いたのでは０．４μｍとなり、接合耐
圧は１８Ｖ程度であるのに対し、１μｍ以上とする事が
できるため、接合耐圧は２６Ｖと大幅に向上できること
が認められた。さらに塗布ガラスの９２布条件と、ヒ素
イオン打込み層のアニール条件を適当に選ぶ事により、
ヒ素拡散層２６の！１１Ａ＋％（Ｓをゲート２４に接触
させない。いわゆるオフ・セット構造とする事ができる
ため、Ｍ　ＯＳ　ＪＩ″１・：Ｔの耐圧を、さらに向上
する串ができる。第６図（Ｃル１、このオフ・セラｈ　
ｒｌｈ造Ｍ　ＯＳ　Ｉ’″ＥＴの例であり、ヒ素拡散層
の横方内床がりは０．４μｍであるが、塗布ガラス層２
５は、ゲート２４から１　ｔｔ　ｍ　ｐＨ（ｃ　ｉ　＋
りｊ’Ｊ’ｔ　ｔで形成されているため、ゲート２４の
両１則に０．６μｍのオン会セット部２７が形成さ１１
．イ）。オフ・セット部２７の長さは、塗布ガラスの塗
布条件、イオン打込み条件、およびアニール苧件により
制御する事ができる。したがって、ＭＯＳＦＥＴの耐圧
を必要に応じて容易に制御することが＋’ｉＪ能である
。

実施例３ 実施例２において形成されたオフ・セット部に、リンを
拡散して低濃度のｎ型層を形成し、Ｍ　ＯＳ　Ｆ　Ｅ　
Ｔの耐圧を向上させる、いわゆる二重ドレーン構造を、
第２図に示したような実効チャネル長の短縮なしに実現
する事ができる。第７図はこの例で、第６図（Ｃ）にお
いては、塗布ガラス層２５は除去され、酸化を行なって
、再酸化膜２７を形成がされている。該再酸化膜２７は
、ゲート耐圧を向上させるために形成するもので、必ず
しも不可欠ではない。本実施例においては、ｉｏｏ。

Ｃのドライ酸化により、厚さ２００ｍの酸化膜を成長さ
せた。さらにリンイオンを、加速電圧５０ｋｅＶでＩ　
Ｘ　１０”　ｃｍ−２打込み、１００ＯＵで２０分間ア
ニールする。その結果、接合深さ０．４μｍ１層抵抗２
００Ω／口　のリン拡散層２８が形成され１Ｍ０８ＦＥ
Ｔの耐圧を大幅に向上できた。

本実施例では、ゲート電圧５Ｖのときの耐圧が、ゲート
長１１μｍの素子において、４Ｖから６■へ、５０％向
上された。

実施例４ 実施例３においては、リン拡散層を形成するために、リ
ンイオン打込みを行なったが、イオン打込みのかわり、
塗布ガラス層からのリン拡散を行なう事も可能である。

第８図（ａ）　ｋｌ５、ｔＰ、６図と同様にして、基板
３０上にフィールド酸化膜；３１、ゲート酸化膜３２、
ゲート３３を形成した１１１１′費において、塗布ガラ
スとして０ＣＤ５９３４０　　（商品名二東京応化製ニ
リンを８ｍｏｌｅ　　％含む）を５００Ｏｒｐｍで回転
塗布し、塗布ガラス層３４を形成した状態を示す。９５
０Ｃで２０分間窒素アニールし、塗布ガラス層３４から
基板３１内にリンを第８図（ｂ）に示すように、低濃度
拡散層３５を形成した。得られた低濃度拡散３５の接合
深さは０．２μｍ、層抵抗は５００Ω／口　であった。

上記塗布ガラス層３４およびゲート酸化膜３２の一部を
弗酸と弗化アンモニウムを１：２０の割合で混合したエ
ッチ液で除去し、さらに９００Ｃのウェット酸化で膜厚
２０ｎｍの酸化膜３６を成長させ、イオン打込み法によ
りヒ素を８０ｋｅＶでＩ　Ｘ　１０”ｃｒｎ″″打込み
、９５０Ｃで２０分間アニールして、第８図（Ｃ）に示
すように、ヒ累拡散層３７を形成した。この時のヒ素拡
散層３７の接合深さυ、１：　０．２５μｍ１また低一
度拡散層３５の接合深さは、０．２μｍであった。第８
図（ｃｌから明らかなように、本発明によれば、ゲート
長からの実効チャネル長の短縮が小さく、したがって耐
圧向上の効果も太きい。ゲート長１μｍのＮ＝Ｉ　ＯＳ
　Ｆ　Ｅ　Ｔ　について比較したところ、従沫の方法に
よって形成した場合に比べ２Ｖ以上の側圧向上を実現で
きた。

実施例５ −１−記の実施例では、ゲートとしてｐｏｌｙ　Ｓｉを
用いたが、たとえばＭｏＳ　ｉ２．　ＷＳ　ｉ、、　、
　’Ｉ’ｉＳ　ｉ２等の金属硅化物（以下シリサイドと
略）あるいはたとえばＭｏ、Ｗ等の金属（以下メタルと
略）およびこれらの材料の組合−艮を用いる事もできる
。

本実施例では、多結晶Ｓｉを（、ＶＤ法により０．２μ
ｍの１９さに堆積し、さらにその上に、Ｍｏ５ｔ２をス
パッタ法で０．２μｍのＪＷさに堆積し、９５０Ｃで２
０分間窒素雰囲気中でアニールする事により、ゲートを
形成した。この場合も上記実施例と同様な耐圧向上効果
が得られた。

本発明において用いられる塗布ガラスは、一般にスピン
オンガラスともよばれ、各種のもσ）〃り知られている
。本発明は、これら多くの塗布ガラス層 〔発明の効果〕 以上実施例によって説明；−またように、本ＪＭ明によ
れば、ゲートの側部に厚さが一連続に１゛Ｉ？なる塗布
ガラス層を形成し、この塗布ガラス層を介して不純物を
漕入することによってソース・ドレーン令頁域を形成し
、それにより、ソース・ドレーン接合の曲率半径を太き
くシ、かつ二■１ドレーンあるいはオフセットゲート構
造が容易に実現される。

【図面の簡単な説明】

第１図はゲート長と■＼４０　Ｓ　Ｆ’　Ｅ’Ｉ’の１
４川σ〕関係を示す曲＃図、第２図は従来の方法によっ
て形成されたＭＯ８ＦＦ、Ｔを示す図、第３図は接合深
さと制圧の関係を示す図、第４図〜第８図はそれぞれ本
発明の詳細な説明するだめの図である。 １．１１，２１．．３０・・・シリコン基板、４，１５
゜２４．３３・・・ゲート、５，１２，１４，２７゜３
２・・・ゲート酸化膜、２２．３１・・・フィールド酸
化膜、１７，２５．３４・・・塗布ガラス膜、１６゜２
７．３６・・・再１履化膜、２，２６．３７・・・高濃
度第　　１　　図 猶　Ｚ　図 不　３　　図 第４　図（久ジ 呆４図（ｂ） ５ 第　Ｓ　図 スし−’ＪｆＱａ、申云ソ灸（ヒｐｔｎ、）第に　図　
（火） も　乙　図（ｂ） ２／ｆ 拓７図 ２１ γ　８　口　（り 第８図（ｂ）

Claims (1)

1. 【特許請求の範囲】 １、　ゲートの側部に形成された厚さが神続的に異なる
   塗布ガラス層を介して、半導体基板に不純物を導入する
   ことによシ、ソースおよびドレインを形成する工程を含
   むことを特徴とする半導体装置の製造方法。 ２、上記不純物の導入は、イオン打込みによって行なわ
   れる特許請求の範囲第１項記載の半導体装置の製造方法
   。 ３、上記不純物の導入は、上記塗布ガラス層中に含まれ
   る不純物を熱拡散することによって行なわれる特許請求
   の範囲第１項記載の半導体装置の製造方法。