JP2002083933A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、半導体装置に関
し、特に半導体装置の静電破壊防止技術に適用して有効
な技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a technology effective when applied to a technology for preventing electrostatic breakdown of a semiconductor device.
【０００２】[0002]
【従来の技術】半導体集積回路装置では、外部端子に接
続されるボンディングパッドに対して静電破壊防止回路
として保護ダイオードが設けられる。入出力回路に対応
された信号端子には、出力回路を構成するＭＯＳＦＥＴ
等の入出力端子に接続されたドレインとそれが形成され
る基板又はウェル等との間の寄生ダイオードが保護ダイ
オードとして利用される。2. Description of the Related Art In a semiconductor integrated circuit device, a protection diode is provided as an electrostatic breakdown prevention circuit for a bonding pad connected to an external terminal. The signal terminals corresponding to the input / output circuits have MOSFETs that compose the output circuit.
A parasitic diode between the drain connected to the input / output terminal and the substrate or well where the drain is formed is used as a protection diode.
【０００３】[0003]
【発明が解決しようとする課題】半導体技術の進展によ
り素子の微細化が図られ、それに伴って出力回路を構成
するＭＯＳＦＥＴの素子サイズも小さく形成されるもの
である。このような素子サイズの小型化により、上記保
護素子として利用する寄生ダイオード、つまりはドレイ
ン拡散層も小さくなってしまうので静電耐圧低下の大き
な原因になるものである。With the advance of semiconductor technology, elements have been miniaturized, and accordingly, the element size of MOSFETs constituting output circuits has been reduced. Such a reduction in element size also reduces the size of the parasitic diode used as the protection element, that is, the size of the drain diffusion layer, which is a major cause of a decrease in electrostatic withstand voltage.
【０００４】この発明の目的は、高集積度を維持しつ
つ、静電耐圧の強化を実現した半導体集積回路装置を提
供することにある。この発明の前記ならびにそのほかの
目的と新規な特徴は、本明細書の記述および添付図面か
ら明らかになるであろう。[0004] It is an object of the present invention to provide a semiconductor integrated circuit device in which the degree of electrostatic withstand voltage is enhanced while maintaining a high degree of integration. The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【０００５】[0005]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。外部端子に接続されるボンディグパッ
ドの下層を含む半導体基板に、静電破壊防止に使用され
る保護ダイオードを形成する。The following is a brief description of an outline of a typical invention among the inventions disclosed in the present application. A protection diode used for preventing electrostatic breakdown is formed on a semiconductor substrate including a lower layer of a bonding pad connected to an external terminal.
【０００６】[0006]
【発明の実施の形態】図１には、この発明に係る半導体
装置のボンディングパッド部の一実施例の概略断面構造
図が示されている。同図（Ａ）には、信号ピンに対応し
たボンディングパッドＰＡＤ部が示され、同図（Ｂ）に
は、電源端子ＶＣＣに対応したボンディングパッドＰＡ
Ｄ部が示され、同図（Ｃ）には、回路の接地電位ＶＳＳ
に対応したボンディングパッドＰＡＤ部が示されてい
る。特に制限されないが、上記（Ａ）ないし（Ｃ）のウ
ェル領域ＰＷＥＬＬとＮＷＥＬＬはそれぞれ共通化され
たものである。FIG. 1 is a schematic sectional structural view of one embodiment of a bonding pad portion of a semiconductor device according to the present invention. FIG. 3A shows a bonding pad PAD corresponding to a signal pin, and FIG. 3B shows a bonding pad PA corresponding to a power supply terminal VCC.
D section is shown, and FIG. 4C shows the ground potential VSS of the circuit.
Are shown. Although not particularly limited, the well regions PWELL and NWELL in the above (A) to (C) are commonly used.
【０００７】図１（Ａ）において、ボンディングパッド
ＰＡＤの下層の半導体表面部は、２つに分割されてＰ型
ウェル領域ＰＷＥＬＬとＮ型ウェル領域ＮＷＥＬＬとが
設けられる。上記Ｐ型ウェル領域ＰＷＥＬＬにはＮ型拡
散層が設けられ、上記Ｎ型ウェル領域ＰＷＥＬＬにはＰ
型拡散層が設けられる。上記ボンディングパッドＰＡＤ
は、コンタクトにより上記Ｎ型拡散層とＰ型拡散層にそ
れぞれ接続される。なお、上記Ｐ型ウェル領域ＰＷＥＬ
ＬとＮ型ウェル領域ＮＷＥＬＬには、次に説明する図１
（Ｂ）と図１（Ｃ）の電源パッドから回路の接地電位Ｇ
ＮＤと電源電圧ＶＣＣがそれぞれ供給される。In FIG. 1A, a semiconductor surface portion below a bonding pad PAD is divided into two, and a P-type well region PWELL and an N-type well region NWELL are provided. An N-type diffusion layer is provided in the P-type well region PWELL, and a P-type diffusion layer is formed in the N-type well region PWELL.
A mold diffusion layer is provided. The above bonding pad PAD
Are connected to the N-type diffusion layer and the P-type diffusion layer by contacts, respectively. The P-type well region PWEL
In the L and N type well regions NWELL, FIG.
(B) and the ground potential G of the circuit from the power supply pad of FIG. 1 (C).
ND and the power supply voltage VCC are supplied.
【０００８】図１（Ｂ）において、電源電圧ＶＣＣが供
給されるボンディングパッドＰＡＤの下層の半導体表面
部において、前記のように２つに分割されてＰ型ウェル
領域ＰＷＥＬＬとＮ型ウェル領域ＮＷＥＬＬが共通に設
けられており、そのうち上記Ｎ型ウェル領域ＮＷＥＬＬ
と、そこに形成されたＰ型拡散層と上記ボンディングパ
ッドＰＡＤとがコンタクトにより共通に接続される。こ
れにより、Ｎ型ウェル領域ＮＷＥＬＬには電源電圧ＶＣ
Ｃが与えられるとともに保護ダイオードが形成される。
なお、上記図１（Ａ）のＮ型ウェル領域ＮＷＥＬＬは上
記のように図１（Ｂ）のボンディングパッドＰＡＤから
電源電圧ＶＣＣが供給されているので、Ｐ型拡散層とＮ
型ウェル領域ＮＷＥＬＬとによって信号ピンに対応した
ボンディングパッドＰＡＤと電源電圧ＶＣＣとの間に保
護ダイオードが形成される。In FIG. 1B, a P-type well region PWELL and an N-type well region NWELL are divided into two as described above at a semiconductor surface portion below a bonding pad PAD to which a power supply voltage VCC is supplied. The N-type well region NWELL is provided in common.
And the P-type diffusion layer formed thereon and the bonding pad PAD are commonly connected by a contact. As a result, the power supply voltage VC is applied to the N-type well region NWELL.
C is provided and a protection diode is formed.
Note that the N-type well region NWELL in FIG. 1A is supplied with the power supply voltage VCC from the bonding pad PAD in FIG.
A protection diode is formed between the bonding pad PAD corresponding to the signal pin and the power supply voltage VCC by the mold well region NWELL.
【０００９】図１（Ｃ）において、回路の接地電位ＧＮ
Ｄが供給されるボンディングパッドＰＡＤの下層の半導
体表面部において、前記のように２つに分割されてＰ型
ウェル領域ＰＷＥＬＬとＮ型ウェル領域ＮＷＥＬＬが共
通に設けられており、そのうち上記Ｐ型ウェル領域ＰＷ
ＥＬＬと、そこに形成されたＮ型拡散層と上記ボンディ
ングパッドＰＡＤとがコンタクトにより共通に接続され
る。これにより、Ｐ型ウェル領域ＰＷＥＬＬには回路の
接地電位ＧＮＤが与えられるとともに保護ダイオードが
形成される。なお、上記図１（Ａ）のＰ型ウェル領域Ｐ
ＷＥＬＬは上記のように図１（Ｃ）のボンディングパッ
ドＰＡＤから回路の接地電位ＧＮＤが供給されているの
で、Ｎ型拡散層とＰ型ウェル領域ＰＷＥＬＬとによって
信号ピンに対応したボンディングパッドＰＡＤと回路の
接地電位ＧＮＤとの間に保護ダイオードが形成される。In FIG. 1C, the ground potential GN of the circuit is shown.
In the semiconductor surface portion of the lower layer of the bonding pad PAD to which D is supplied, the P-type well region PWELL and the N-type well region NWELL are divided into two as described above, and the P-type well region NWELL is provided in common. Area PW
The ELL, the N-type diffusion layer formed thereon, and the bonding pad PAD are commonly connected by a contact. Thus, the ground potential GND of the circuit is applied to the P-type well region PWELL, and a protection diode is formed. The P-type well region P shown in FIG.
Since WELL is supplied with the ground potential GND of the circuit from the bonding pad PAD of FIG. 1C as described above, the N-type diffusion layer and the P-type well region PWELL form the bonding pad PAD corresponding to the signal pin and the circuit. And a ground potential GND.
【００１０】図２には、この発明に係る半導体装置のボ
ンディングパッド部の一実施例の概略レイアウト図が示
されている。この実施例では、ボンディングパッドは、
チップ端に沿って一列に並べて構成される。同図には、
複数のボンディングパッドＰＡＤのうち、代表として信
号ピンに対応したものが２個と、電源電圧ＶＣＣに対応
したものが１個と、回路の接地電位ＧＮＤに対応した１
個と合計４個ＰＡＤ１〜ＰＡＤ４が例示的に示されてい
る。FIG. 2 is a schematic layout diagram showing one embodiment of the bonding pad portion of the semiconductor device according to the present invention. In this embodiment, the bonding pad is
It is arranged in a line along the chip edge. In the figure,
Of the plurality of bonding pads PAD, two representatively correspond to the signal pins, one corresponding to the power supply voltage VCC, and one corresponding to the ground potential GND of the circuit.
And a total of four PAD1 to PAD4 are exemplarily shown.
【００１１】Ｎ型ウェル領域ＮＷＥＬＬとＰ型ウェル領
域ＰＷＥＬＬとは、上記ボンディングパッドＰＡＤ１〜
ＰＡＤ４の配列方向に沿って、各ボンディングパッドＰ
ＡＤの下層を半分ずつ占めるように細長く形成される。
そして、各ボンディングパッドＰＡＤ１〜ＰＡＤ４の下
層において、各ボンディンクパッドＰＡＤ１、ＰＡＤ
２、ＰＡＤ３及びＰＡＤ４に対応した前記Ｐ型拡散層と
Ｎ型拡散層とがボンディングパッド相互の中間部で互い
に分離するよう一対として設けられる。The N-type well region NWELL and the P-type well region PWELL correspond to the bonding pads PAD1 to PAD1.
Each bonding pad P is arranged along the arrangement direction of PAD4.
It is formed to be elongated so as to occupy the lower layer of the AD by half.
Then, in the lower layer of each bonding pad PAD1 to PAD4, each bonding pad PAD1, PAD
2. The P-type diffusion layer and the N-type diffusion layer corresponding to PAD3 and PAD4 are provided as a pair so as to be separated from each other at an intermediate portion between the bonding pads.
【００１２】信号ピンに対応したボンディングパッドＰ
ＡＤ１とＰＡＤ４においては、コンタクトにより上記一
対のＰ型拡散層とＮ型拡散層とに接続される。ＶＣＣ
（電源）ピンに対応したボンディングパッドＰＡＤ２
は、コンタクトによりＮ型ウェル領域ＮＷＥＬＬとＰ型
拡散層とに接続される。そして、ＧＮＤ（回路の地電
位）ピンＧＮＤに対応したボンディングパッドＰＡＤ３
は、コンタクトによりＰ型ウェル領域ＰＷＥＬＬとＮ型
拡散層とに接続される。A bonding pad P corresponding to a signal pin
AD1 and PAD4 are connected to the pair of P-type diffusion layers and N-type diffusion layers by contacts. VCC
Bonding pad PAD2 corresponding to (power) pin
Is connected to the N-type well region NWELL and the P-type diffusion layer by a contact. Then, the bonding pad PAD3 corresponding to the GND (ground potential of the circuit) pin GND
Is connected to the P-type well region PWELL and the N-type diffusion layer by a contact.
【００１３】図３には、この発明に係る半導体装置のボ
ンディングパッド部の他の一実施例の概略レイアウト図
が示されている。この実施例では、ボンディングパッド
は、チップ端に沿ってチップ外側とチップ内側の二列に
並べられ、しかも千鳥方式でジグザクに配置される。同
図には、前記同様に複数のボンディングパッドＰＡＤの
うち、代表として信号ピンに対応したものが２個と、電
源電圧ＶＣＣに対応したものが１個と、回路の接地電位
ＧＮＤに対応した１個と合計４個ＰＡＤ１〜ＰＡＤ４が
例示的に示されている。FIG. 3 is a schematic layout diagram showing another embodiment of the bonding pad portion of the semiconductor device according to the present invention. In this embodiment, the bonding pads are arranged in two rows along the chip edge, outside the chip and inside the chip, and are arranged in a zigzag manner in a staggered manner. In the same figure, among the plurality of bonding pads PAD, two of them correspond to signal pins, one corresponds to the power supply voltage VCC, and one corresponds to the ground potential GND of the circuit. And a total of four PAD1 to PAD4 are exemplarily shown.
【００１４】Ｎ型ウェル領域ＮＷＥＬＬとＰ型ウェル領
域ＰＷＥＬＬとは、上記ボンディングパッドＰＡＤ１〜
ＰＡＤ４の配列方向に沿って、各ボンディングパッドＰ
ＡＤの下層を半分ずつ占めるように細長く２組に分かれ
て形成される。そして、上記チップ外側に設けられた各
ボンディングパッドＰＡＤ１とＰＡＤ３の下層におい
て、各ボンディンクパッドＰＡＤ１、ＰＡＤ３に対応し
た前記Ｐ型拡散層とＮ型拡散層とがボンディングパッド
相互の中間部で互いに分離するよう一対として設けられ
る。上記チップ内側に設けられた各ボンディングパッド
ＰＡＤ２とＰＡＤ４の下層において、各ボンディンクパ
ッドＰＡＤ２、ＰＡＤ４に対応した前記Ｐ型拡散層とＮ
型拡散層とがボンディングパッド相互の中間部で互いに
分離するよう一対として設けられる。The N-type well region NWELL and the P-type well region PWELL are connected to the bonding pads PAD1 to PAD1.
Each bonding pad P is arranged along the arrangement direction of PAD4.
It is formed into two elongated sets so as to occupy half the lower layer of AD. Under the bonding pads PAD1 and PAD3 provided outside the chip, the P-type diffusion layer and the N-type diffusion layer corresponding to the bonding pads PAD1 and PAD3 are separated from each other at an intermediate portion between the bonding pads. Are provided as a pair. Under the bonding pads PAD2 and PAD4 provided inside the chip, the P-type diffusion layer corresponding to the bonding pads PAD2 and PAD4 and the N
The mold diffusion layer is provided as a pair so as to be separated from each other at an intermediate portion between the bonding pads.
【００１５】この構成により、各ボンディングパッドＰ
ＡＤ１〜ＰＡＤ４において、それぞれに設けられるＰ型
拡散層及びＮ型拡散層の長さ、つまりはボンディングパ
ッドの配列方向の長さが、前記図２の実施例のようにボ
ンディングパッドＰＡＤ１〜ＰＡＤ４を一列に配置した
場合の２倍にすることができる。これにより、保護ダイ
オードとしての静電耐圧保護機能をより高めるようにす
ることができる。With this configuration, each bonding pad P
In AD1 to PAD4, the lengths of the P-type diffusion layer and the N-type diffusion layer provided respectively, that is, the length in the arrangement direction of the bonding pads, are such that the bonding pads PAD1 to PAD4 are arranged in a line as in the embodiment of FIG. Can be doubled. Thereby, the electrostatic breakdown voltage protection function as the protection diode can be further enhanced.
【００１６】この実施例では、信号ピンに対応したボン
ディングパッドＰＡＤ１とＰＡＤ４においては、コンタ
クトにより上記チップ外側とチップ内側の各一対のＰ型
拡散層とＮ型拡散層とにそれぞれ接続される。ＶＣＣ
（電源）ピンに対応したボンディングパッドＰＡＤ２
は、コンタクトによりチップ内側のＮ型ウェル領域ＮＷ
ＥＬＬとＰ型拡散層とに接続される。そして、ＧＮＤ
（回路の地電位）ピンＧＮＤに対応したボンディングパ
ッドＰＡＤ３は、コンタクトによりチップ外側のＰ型ウ
ェル領域ＰＷＥＬＬとＮ型拡散層とに接続される。In this embodiment, the bonding pads PAD1 and PAD4 corresponding to the signal pins are connected to the pair of P-type diffusion layers and the N-type diffusion layers on the outside and inside of the chip by contacts, respectively. VCC
Bonding pad PAD2 corresponding to (power) pin
Is the N-type well region NW inside the chip by contact
It is connected to the ELL and the P-type diffusion layer. And GND
(Circuit ground potential) The bonding pad PAD3 corresponding to the pin GND is connected to the P-type well region PWELL and the N-type diffusion layer outside the chip by a contact.
【００１７】上記チップ内側のＰ型ウェル領域ＰＷＬＬ
に対する回路の接地電位の供給は、図示しない他のＧＮ
Ｄピンに対応したボンデングパッドにより接続するか、
あるいは上記ＧＮＤピンに対等したボンディングパッド
ＰＡＤ３との接続配線により接続すればよい。上記チッ
プ外側のＮ型ウェル領域ＮＷＬＬに対する電源ＶＣＣの
供給は、図示しない他のＶＣＣピンに対応したボンデン
グパッドにより接続するか、あるいは上記ＶＣＣピンに
対等したボンディングパッドＰＡＤ１との接続配線によ
り接続すればよい。The P-type well region PWLL inside the chip
Supply of the circuit ground potential to the other GN (not shown)
Connect with the bonding pad corresponding to D pin,
Alternatively, the connection may be made by connection wiring to the bonding pad PAD3 equivalent to the GND pin. The power supply VCC is supplied to the N-type well region NWLL outside the chip by a bonding pad (not shown) corresponding to another VCC pin or by a connection wiring to a bonding pad PAD1 equivalent to the VCC pin. I just need.
【００１８】図４には、この発明に係る半導体装置の出
力回路部の一実施例の等価回路図が示されている。出力
バッファには、出力ＭＯＳＦＥＴの出力ノード（ドレイ
ン）での寄生ダイオードを利用した保護ダイオードが設
けられる。素子の微細化により、上記出力ＭＯＳＦＥＴ
の素子サイズが小さくなり、それに伴って上記寄生ダイ
オードを利用した保護ダイオードでは十分な静電破壊防
止ができなくなるので、この実施例のようにボンデンィ
ングパッドＰＡＤの下層の半導体基板表面を利用した保
護ダイオードを並列が設けられる。このようなボンディ
ングパッドＰＡＤの下層に設けられた保護ダイオードに
より、出力ＭＯＳＦＥＴの素子サイズが小さくされた分
を十分に補うことが可能となり、格別な保護ダイオード
形成領域を設けることなく、高い信頼性の静電破壊防止
動作を高い集積度のもとに実現することができる。FIG. 4 is an equivalent circuit diagram of one embodiment of the output circuit section of the semiconductor device according to the present invention. The output buffer is provided with a protection diode using a parasitic diode at the output node (drain) of the output MOSFET. With the miniaturization of elements, the output MOSFET
In this case, the protection diode using the parasitic diode cannot sufficiently prevent electrostatic breakdown. Therefore, the protection using the surface of the semiconductor substrate under the bonding pad PAD as in this embodiment is not possible. Diodes are provided in parallel. The protection diode provided in the lower layer of the bonding pad PAD can sufficiently compensate for the reduction in the element size of the output MOSFET, and can provide high reliability without providing a special protection diode formation region. The electrostatic breakdown prevention operation can be realized with a high degree of integration.
【００１９】図５には、出力バッファの一実施例の構成
図が示されている。図５（Ａ）には、素子レイアウトが
示され、図５（Ｂ）にはその断面構造が示され、図５
（Ｃ）には等価回路が示されている。FIG. 5 is a block diagram showing an embodiment of the output buffer. FIG. 5A shows an element layout, FIG. 5B shows a sectional structure thereof, and FIG.
(C) shows an equivalent circuit.
【００２０】出力バッファを構成するＰチャンネル型Ｍ
ＯＳＦＥＴは、Ｎ型ウェル領域ＮＷＥＬＬに形成された
Ｐ型拡散層とゲート電極ＧＡＴＥから構成される。同様
に、Ｎチャンネル型ＭＯＳＦＥＴは、Ｐ型ウェル領域Ｐ
ＷＥＬＬに形成されたＮ型拡散層とゲート電極ＧＡＴＥ
から構成される。上記のように各拡散層をゲート電極が
３個並べて形成した構成では、等価的に３個のＭＯＳＦ
ＥＴが並列形態に接続される。P channel type M constituting output buffer
The OSFET includes a P-type diffusion layer formed in an N-type well region NWELL and a gate electrode GATE. Similarly, the N-channel type MOSFET has a P-type well region P
N-type diffusion layer formed in WELL and gate electrode GATE
Consists of In the configuration in which each diffusion layer is formed by arranging three gate electrodes as described above, three MOSFs are equivalently formed.
ETs are connected in a parallel configuration.
【００２１】例えば、同図の下から順にソース、ドレイ
ン、ソース、ドレインのように各拡散層が割り当てら
れ、ソース同士及びドレイン同士が図示しない配線手段
により接続される。この場合、ゲートに挟まれた拡散層
は２つのＭＯＳＦＥＴに対して共通のドレイン又はソー
スとして作用する。このうち、出力ノードに対応したド
レイン領域が、図示しない配線手段によってボンディン
グパッドと接続され、それに対応した拡散層とウェル領
域とのＮＰ接合（寄生ダイオード）が保護ダイオードと
して用いられる。それ故、出力ＭＯＳＦＥＴの素子の微
細化が、保護タイオードの微細化に直結するものであ
り、この実施例のようなボンディングパッドの下層の半
導体領域を利用した保護ダイオードを接続させることに
より、かかる耐圧破壊防止機能の強化を効果的に実現で
きるものとなる。For example, the respective diffusion layers are assigned in order from the bottom of the figure, such as a source, a drain, a source, and a drain, and the sources and the drains are connected by wiring means (not shown). In this case, the diffusion layer sandwiched between the gates acts as a common drain or source for the two MOSFETs. Of these, the drain region corresponding to the output node is connected to the bonding pad by wiring means (not shown), and the NP junction (parasitic diode) between the corresponding diffusion layer and the well region is used as a protection diode. Therefore, the miniaturization of the element of the output MOSFET is directly linked to the miniaturization of the protection diode. By connecting the protection diode using the semiconductor region under the bonding pad as in this embodiment, the breakdown voltage can be reduced. The destruction prevention function can be effectively strengthened.
【００２２】図６には、この発明に係る半導体装置の一
実施例の全体ブロック図が示されている。この実施例
は、ゲートアレイに向けられており、同図の各回路ブロ
ックは、実際の半導体基板上における幾何学的な配置に
あわせて描かれている。同図の各回路ブロックは、公知
のＣＭＯＳ集積回路の製造技術により、単結晶シリコン
のような半導体基板上において形成される。FIG. 6 is an overall block diagram of an embodiment of the semiconductor device according to the present invention. This embodiment is directed to a gate array, and each circuit block in the figure is drawn according to a geometrical arrangement on an actual semiconductor substrate. Each circuit block in the figure is formed on a semiconductor substrate such as single crystal silicon by a known CMOS integrated circuit manufacturing technique.
【００２３】同図において、９は半導体チップであり、
１０は内部回路であり、１２及び１３からなるオンチッ
プＲＡＭと、それ以外の論理回路部とにより構成され
る。特に制限されないが、上記オンチップＲＡＭ１２〜
１３は、ＲＡＭマクロにより構成される。上記内部回路
１０が形成される領域のうちＲＡＭブロック以外は敷き
詰めゲート領域となっており、その結線の設計によりそ
れぞれの機能が実現される。この領域の拡大パターン１
６のようにＭＯＳＦＥＴが敷き詰められている。上記半
導体チップ９の周辺部にはボンディングパッド１５が設
けられ、かかるボンディングパッド１５と内部回路１０
との間には入出力回路部１４が設けられる。論理回路部
は、それぞれの用途に応じた機能を実現するための回路
が形成される。In FIG. 1, reference numeral 9 denotes a semiconductor chip.
Reference numeral 10 denotes an internal circuit, which includes an on-chip RAM including 12 and 13 and other logic circuit units. Although not particularly limited, the on-chip RAM 12 to
Reference numeral 13 includes a RAM macro. The area other than the RAM block in the area where the internal circuit 10 is formed is a spread gate area, and the respective functions are realized by the connection design. Enlarged pattern 1 of this area
As shown in FIG. A bonding pad 15 is provided in a peripheral portion of the semiconductor chip 9, and the bonding pad 15 and the internal circuit 10 are provided.
The input / output circuit unit 14 is provided between the input and output. In the logic circuit portion, a circuit for realizing a function corresponding to each application is formed.
【００２４】上記各ボンディングパッド１５の下層の半
導体基板には、前記のようなウェル領域と拡散層が形成
されており、信号ピンあるいはＶＣＣピン，ＧＮＤピン
に合わせて前記のようなコンタクトにより接続が行われ
る。このような保護ダイオードの接続によって、素子の
微細化による耐圧低下を防止することができる。The well region and the diffusion layer as described above are formed in the semiconductor substrate under each of the bonding pads 15, and the connection is established by the contact as described above in accordance with the signal pin or the VCC pin and the GND pin. Done. By connecting such a protection diode, it is possible to prevent a decrease in withstand voltage due to miniaturization of elements.
【００２５】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 外部端子に接続されるボンディグパッドの下層
を含む半導体基板に、静電破壊防止に使用される保護ダ
イオードを形成することにより、格別な保護素子形成領
域を設けることなく、静電破壊防止の強化を行うように
することができるという効果が得られる。The functions and effects obtained from the above embodiment are as follows. (1) By forming a protection diode used for preventing electrostatic breakdown on a semiconductor substrate including a lower layer of a bonding pad connected to an external terminal, electrostatic breakdown can be achieved without providing a special protection element formation region. The effect that reinforcement of prevention can be performed is obtained.
【００２６】（２） 上記に加えて、出力回路の出力端
子に対応したボンディングパッドの下層に、かかるボン
ディングパッドと電源電圧との挿入される第１ダイオー
ドと、回路の接地電位との間に挿入される第２ダイオー
ドとを設けることにより、出力素子の微細化を図りつ
つ、格別な保護素子形成領域を設けることなく所望の静
電破壊防止を行うことができるという効果が得られる。(2) In addition to the above, inserted between a first diode into which the bonding pad and the power supply voltage are inserted and a ground potential of the circuit below the bonding pad corresponding to the output terminal of the output circuit. By providing such a second diode, it is possible to obtain the effect that the desired electrostatic breakdown can be prevented without providing a special protection element formation region while miniaturizing the output element.
【００２７】（３） 上記に加えて、上記第１ダイオー
ドと第２ダイオードを上記出力回路を構成するＭＯＳＦ
ＥＴの上記ボンディングパッドと接続される出力ノード
の寄生ダイオードとともに静電破壊防止動作を行わせる
ことにより、格別な保護素子形成領域を設けることなく
所望の静電破壊防止を行うことができるという効果が得
られる。(3) In addition to the above, the first diode and the second diode are connected to a MOSF constituting the output circuit.
By performing the electrostatic breakdown prevention operation together with the parasitic diode of the output node connected to the above-mentioned bonding pad of the ET, an effect that desired electrostatic breakdown can be prevented without providing a special protection element formation region. can get.
【００２８】（４） 上記に加えて、上記ボンディング
パッドを半導体チップ上を平行する２つの直線に沿って
２列に千鳥方式に並べ、上記第１ダイオードと第２ダイ
オードを構成する拡散層を、それぞれの直線に沿って隣
接して設けられるボンディングパッド間の中間部まで延
長させることにより、保護ダイオードのサイズを大きく
形成できるから格別な保護素子形成領域を設けることな
く静電破壊防止の強化をを行うことができるという効果
が得られる。(4) In addition to the above, the bonding pads are arranged in a staggered manner in two rows along two parallel straight lines on the semiconductor chip, and a diffusion layer forming the first diode and the second diode is formed as follows. By extending to the intermediate part between the bonding pads provided adjacently along each straight line, the size of the protection diode can be increased, so that the protection from electrostatic breakdown can be enhanced without providing a special protection element formation area. The effect that can be performed is obtained.
【００２９】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図５
の実施例のように基板ＳＵＢがＰ型であるときにはＰ型
ウェル領域ＰＷＥＬＬを省略することができるし、上記
基板ＳＵＢがＮ型であるときには上記Ｎ型ウェル領域Ｎ
ＷＥＬＬを省略することができる。また、Ｎ型ウェル領
域ＮＷＥＬＬ（又はＰ型ウェル領域ＰＷＥＬＬ）を、反
対導電型であるＰ型（又はＮ型）の深いウェルＤＷＥＬ
Ｌに形成するという、いわゆる３重ウェル構造のもので
あってもよい。また、入力回路に対応した入力端子に設
けられる保護ダイオードとしてあるいはその一部として
上記ボンディングパッドの下層に設けられた保護ダイオ
ードを利用するものであってもよい。Although the invention made by the inventor has been specifically described based on the embodiments, the invention of the present application is not limited to the above embodiments, and various modifications can be made without departing from the gist of the invention. Needless to say. For example, FIG.
When the substrate SUB is P-type, the P-type well region PWELL can be omitted, and when the substrate SUB is N-type, the N-type well region N
WELL can be omitted. Further, the N-type well region NWELL (or the P-type well region PWELL) is replaced with a P-type (or N-type) deep well DWEL having the opposite conductivity type.
It may have a so-called triple well structure formed in L. Further, a protection diode provided in a lower layer of the bonding pad as a protection diode provided at an input terminal corresponding to the input circuit or as a part thereof may be used.
【００３０】この発明は、前記のようなＭＯＳＦＥＴに
より構成される半導体装置の他、バイポーラ型トランジ
スタにより構成される半導体装置、あるいはバイポーラ
型トランジスタとＭＯＳＦＥＴとにより構成される半導
体装置に対しても、その静電防止回路に同様に利用する
ことができる。The present invention is applicable not only to a semiconductor device composed of a MOSFET as described above, but also to a semiconductor device composed of a bipolar transistor or a semiconductor device composed of a bipolar transistor and a MOSFET. The same can be applied to an antistatic circuit.
【００３１】[0031]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。外部端子に接続されるボンディグパッ
ドの下層を含む半導体基板に、静電破壊防止に使用され
る保護ダイオードを形成することにより、格別な保護素
子形成領域を設けることなく、静電破壊防止の強化を行
うようにすることができる。The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows. By forming a protection diode used for preventing electrostatic breakdown on the semiconductor substrate including the lower layer of the bonding pad connected to the external terminal, it is possible to enhance the prevention of electrostatic breakdown without providing a special protection element formation area. Can be done.
【図１】この発明に係る半導体装置のボンディングパッ
ド部の一実施例を示す概略断面構造図である。FIG. 1 is a schematic sectional structural view showing one embodiment of a bonding pad portion of a semiconductor device according to the present invention.
【図２】この発明に係る半導体装置のボンディングパッ
ド部の一実施例を示す概略レイアウト図である。FIG. 2 is a schematic layout diagram showing one embodiment of a bonding pad portion of the semiconductor device according to the present invention.
【図３】この発明に係る半導体装置のボンディングパッ
ド部の他の一実施例を示す概略レイアウト図である。FIG. 3 is a schematic layout diagram showing another embodiment of the bonding pad portion of the semiconductor device according to the present invention.
【図４】この発明に係る半導体装置の出力回路部の一実
施例を示す等価回路図である。FIG. 4 is an equivalent circuit diagram showing an embodiment of an output circuit section of the semiconductor device according to the present invention.
【図５】この発明に係る半導体装置の出力バッファの一
実施例を示す構成図である。FIG. 5 is a configuration diagram showing one embodiment of an output buffer of the semiconductor device according to the present invention.
【図６】この発明に係る半導体装置の一実施例を示す全
体ブロック図である。FIG. 6 is an overall block diagram showing one embodiment of a semiconductor device according to the present invention.
９…半導体チップ、１０…内部回路、１２，１３…オン
チップＲＡＭ、１４…入出力回路、１５…ボンディング
パッド、１６…拡大パターン。9: semiconductor chip, 10: internal circuit, 12, 13: on-chip RAM, 14: input / output circuit, 15: bonding pad, 16: enlarged pattern.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 (72)発明者 高田 健一 東京都小平市上水本町５丁目22番１号 日 立超エル・エス・アイ・システムズ内 Ｆターム(参考） 5F038 BE07 BH04 BH13 EZ20 5F044 EE03 EE16 EE20 5F048 AC03 AC10 BA01 BE02 BE03 BE09 CC06 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 27/092 (72) Inventor Kenichi Takada 5-2-1, Josuihoncho, Kodaira-shi, Tokyo FSI term in LSI Systems (reference) 5F038 BE07 BH04 BH13 EZ20 5F044 EE03 EE16 EE20 5F048 AC03 AC10 BA01 BE02 BE03 BE09 CC06
Claims (4)
の下層を含む半導体基板に、静電破壊防止に使用される
保護ダイオードが形成されてなることを特徴とする半導
体装置。1. A semiconductor device comprising: a semiconductor substrate including a lower layer of a bonding pad connected to an external terminal; and a protection diode used for preventing electrostatic breakdown is formed on the semiconductor substrate.
であり、 上記ボンディングパッドの下層を含む半導体基板に形成
される保護ダイオードは、上記ボンディングパッドと電
源電圧との挿入される第１ダイオードと、上記ボンディ
ングパッドと回路の接地電位との間に挿入される第２ダ
イオードとからなることを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein the external terminal is connected to an output terminal of an output circuit, and a protection diode formed on a semiconductor substrate including a lower layer of the bonding pad is connected to the bonding pad and a power supply. A semiconductor device comprising: a first diode inserted with a voltage; and a second diode inserted between the bonding pad and a ground potential of a circuit.
を構成するＭＯＳＦＥＴの上記ボンディングパッドと接
続される出力ノードの寄生ダイオードとともに静電破壊
防止動作を行うものであることを特徴とする半導体装
置。3. The device according to claim 2, wherein the first diode and the second diode perform an electrostatic breakdown preventing operation together with a parasitic diode of an output node connected to the bonding pad of a MOSFET constituting the output circuit. A semiconductor device, comprising:
２つの直線に沿って２列に千鳥方式に並べられるもので
あり、 上記第１ダイオードと第２ダイオードを構成する拡散層
は、それぞれの直線に沿って隣接して設けられるボンデ
ィングパッド間の中間部まで延長して形成されるもので
あることを特徴とする半導体装置。4. The bonding pad according to claim 1, wherein the bonding pads are arranged in a staggered manner in two rows along two parallel straight lines on the semiconductor chip. The semiconductor device according to claim 1, wherein the diffusion layer is formed so as to extend to an intermediate portion between bonding pads provided adjacently along each straight line.
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