JPS5936304B2 - Register expected parity creation method - Google Patents
Register expected parity creation methodInfo
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- JPS5936304B2 JPS5936304B2 JP55138369A JP13836980A JPS5936304B2 JP S5936304 B2 JPS5936304 B2 JP S5936304B2 JP 55138369 A JP55138369 A JP 55138369A JP 13836980 A JP13836980 A JP 13836980A JP S5936304 B2 JPS5936304 B2 JP S5936304B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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Description
【発明の詳細な説明】
本発明は、Ｊ−にフリップフロップにより構成されたレ
ジスタの予想パリテイ作成方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a method for creating expected parity of a register configured with J-type flip-flops.
複数ビットのデータ等を一時保持する為、Ｊ＝にフリッ
プフロップにより構成されたレジスタが用いられる場合
があるが、余分のビット分のＪ一にフリップフロップを
設けないのが一般的である。In order to temporarily hold data of multiple bits, a register constituted by a flip-flop is sometimes used at J=, but it is common that a flip-flop is not provided at J1 for the extra bits.
従つてビット誤りがあつてもそれをチェックする手段が
なく、信頼性が低い欠点があつた。そこでレジスタを二
重化してレジスタの内容の比較手段を設け、比較不一致
のビットは誤りと判断する構成が提案された。しかし、
信頼性が向上するとしても、ハードウェア量が２倍以上
となるので、コストアップとなる欠点がある。本発明は
、Ｊ−にフリップフロップにより構成されたレジスタに
チェックビットを設け、簡単な構成によりレジスタの内
容の信頼性を向上することを目的とするものである。Therefore, even if a bit error occurs, there is no means to check it, resulting in a drawback of low reliability. Therefore, a configuration has been proposed in which the registers are duplicated, a means for comparing the contents of the registers is provided, and bits that do not match are determined to be errors. but,
Even if reliability is improved, the amount of hardware is more than doubled, resulting in an increase in cost. An object of the present invention is to provide a check bit in a register configured with a flip-flop in J-, and to improve the reliability of the contents of the register with a simple configuration.
以下実施例について詳細に説明する。第１図は本発明の
一実施例のブロック線図であり、Ｊ−にフリップフロッ
プ（以下「Ｊ−に」を省略する。Examples will be described in detail below. FIG. 1 is a block diagram of an embodiment of the present invention, in which a J-type flip-flop (hereinafter "J-type" will be abbreviated).
）ＦＦ１〜ＦＦｎによりｎビットのレジスタを構成し、
更にチェックビット用としてフリップフロップＦＦＰを
付加する。アンド回路Ａ１１、Ａ１２〜Ａｎｌ、Ａｎ２
は入力ビットの変化を検出する為のものであり、アンド
回路Ａ１１、Ａ１２〜Ａｎｌ、Ａｎ２の出力はパリテイ
ジェネレータＰＧに加えられ、パリテイビットが形成さ
れてフリップフロップＦＦＰに加えられる。又ＣＬＫは
クロック、５Ｔ１〜５Ｔｎはセット入力信号、Ｒ５１〜
ＲＳｎはリセット入力信号、＊ＲＳは初期設定用のリセ
ット信号、Ｂ１〜ＢｎはフリップフロップＦＦ１〜ＦＦ
ｎの出力端子Ｑからの出力ビット、Ｂｐはフリップフロ
ップＦＦＰの出力端子Ｑからのパリテイビットであり、
出力ビットＢ１〜Ｂｎ及びパリテイビットＢｐは図示し
ない他の回路へ転送される。第２図は動作説明図であり
、第１図の各部の信号の一例を同一の符号で示すもので
ある。) FF1 to FFn constitute an n-bit register,
Furthermore, a flip-flop FFP is added as a check bit. AND circuit A11, A12~Anl, An2
is for detecting changes in input bits, and the outputs of AND circuits A11, A12 to Anl, and An2 are applied to a parity generator PG to form a parity bit and applied to a flip-flop FFP. Also, CLK is a clock, 5T1 to 5Tn are set input signals, and R51 to
RSn is a reset input signal, *RS is a reset signal for initial setting, B1 to Bn are flip-flops FF1 to FF
The output bit from the output terminal Q of n, Bp is the parity bit from the output terminal Q of the flip-flop FFP,
Output bits B1-Bn and parity bit Bp are transferred to other circuits not shown. FIG. 2 is an explanatory diagram of the operation, and examples of signals of each part in FIG. 1 are indicated by the same reference numerals.
以下奇数パリテイの場合について説明する。リセット信
号＊ＲＳによりフリップフロップＦＦ１〜ＦＦｎはリセ
ットされ、出力ビットＢ１〜Ｂｎば００”となり、フリ
ップフロップＦＦＰはセットされてパリテイビットＢｐ
ば０１’’となる。アンド回路Ａ１１〜Ａｎｌは、出力
ビットＢ１〜Ｂｎが゜゛１’’でリセット入力信号Ｒ５
１〜ＲＳｎが゛゛１’’となつたとき、即ち出力ビット
Ｂ１〜Ｂｎが゛゛１’一から゛゛ｏ’’に変化する直前
のとき、出力が゛゛１’’となる。又アンド回路Ａ１２
〜Ａｎ２は、出力ビットＢ１〜Ｂｎが゛゛０’’でセッ
ト入力信号５Ｔ１〜ＳＴｎが゛１゛となつたとき、即ち
出力ビツトＢ１〜Ｂｎが００”から“１″゛に変化する
直前のとき、出力が゛１”となる。パリテイジェネレー
タＰＧはアンド回路Ａｌｌ，Ａｌ２〜Ａｎｌ，Ａｎ２の
゛１”の数が奇数ならばフリツプフロツプＦＦＰを次の
クロツクのタイミングで反転し、偶数ならば非反転とす
る信号を出力する構成を有するもので、排他的論理和回
路等により容易に実現することができる。The case of odd parity will be explained below. The flip-flops FF1 to FFn are reset by the reset signal *RS, and the output bits B1 to Bn become 00'', and the flip-flop FFP is set to the parity bit Bp.
01''. AND circuits A11 to Anl reset input signal R5 when output bits B1 to Bn are ゜゛1''.
When 1 to RSn become ``1'', that is, immediately before the output bits B1 to Bn change from ``1'' to ``o'', the output becomes ``1''. Also, AND circuit A12
~An2 is when the output bits B1 to Bn are "0" and the set input signals 5T1 to STn are "1", that is, immediately before the output bits B1 to Bn change from 00 to "1". , the output becomes "1". The parity generator PG has a configuration that outputs a signal that inverts the flip-flop FFP at the timing of the next clock if the number of "1"s in the AND circuits All, Al2 to Anl, An2 is an odd number, and outputs a non-inverted signal if it is an even number. This can be easily realized using an exclusive OR circuit or the like.
第２図に於いて、初期設定後、フリツプフロツプＦＦｎ
がセツトされ、クロツクＣＬＫのｔ１の時刻に出力ビツ
トＢ１が゛Ｏ―出力ビツトＢｎが゛Ｆ”、パリテイビツ
トＢｐが゛０１であるとすると、時刻ｔｌ後にセツト入
力信号ＳＴｌが″１−リセツト入力信号ＲＳｎが゛１゛
となると、アンド回路Ａｌ２の出力及びアンド回路Ａｎ
ｌの出力が゛１”となり、パリテイジェネレータＰＧで
は偶数ビツトの変化であるからパリテイビツトＢｐの反
転制御は行なわない。In Fig. 2, after initial setting, flip-flop FFn
is set, and at time t1 of clock CLK, output bit B1 is ``O'', output bit Bn is ``F'', and parity bit Bp is ``01''. After time tl, set input signal STl becomes ``1-reset input signal.'' When RSn becomes 1, the output of AND circuit Al2 and the AND circuit An
Since the output of l becomes "1" and the change is an even numbered bit in parity generator PG, inversion control of parity bit Bp is not performed.
そして時刻Ｔ２に於いて、フリツプフロツプＦＦｌはセ
ツト、フリツプフロツプＦＦｎはりセツト、フリツプフ
ロツプＦＦＰは変化なくりセツト状態となり、出力ビツ
トＢ１ば１−ＢｎばＯ”バリテイビツトＢｐばゞＯ″と
なる。At time T2, flip-flop FFl is set, flip-flop FFn is set, flip-flop FFP is no longer changed and is set, and the output bits B1-Bn become O"variable bit Bp O".
時刻Ｔ３後にりセツト入力信号ＲＳｌが゛１”となると
、アンド回路Ａｌｌの出力が″１”となり、奇数ビツト
の変化であるから、時刻Ｔ４のタイミングで出力ビツト
Ｂ１ば０−パリテイビツトＢｐは１Ｆ゛となる。When the set input signal RS1 becomes "1" after time T3, the output of the AND circuit All becomes "1", and since this is an odd bit change, at the timing of time T4, the output bit B1 is 0 - the parity bit Bp is 1F. becomes.
又時刻Ｔ４後にセツト入力信号ＳＴｎが゛１”となると
、アンド回路Ａｎ２の出力が゛１゛となり、奇数ビツト
の変化であるから、パリテイビツトＢｐは、時刻Ｔ５で
出力ビツトＢｎが６ビとなると同時に６０１となる。前
述の如くパリテイジェネレータＰＧとバリテイビツトＢ
ｐ用のフリツプフロツプＦＦＰとを付加し、入力信号の
変化が奇数ピツト数であるか偶数ビツト数であるかをパ
リテイジェネレータＰＧで識別して、フリツプフロツプ
ＦＦＰの反転、非反転を制御するもので、奇数パリテイ
の場合は前述の如く奇数ビツト数の変化でフリツプフロ
ツプＦＦＰを反転させるものであり、偶数パリテイの場
合も、奇数ビツト数の変化でフリツプフロツプＦＦＰを
反転すれば良いことになる。第３図は本発明の他の実施
例のプロツク線図であり、第１図と同一符号は同一部分
を示し、０Ｒはオア回路である。Furthermore, when the set input signal STn becomes "1" after time T4, the output of the AND circuit An2 becomes "1", and since this is an odd bit change, the parity bit Bp changes at the same time as the output bit Bn becomes 6 bits at time T5. 601. As mentioned above, the parity generator PG and the parity bit B
A flip-flop FFP for p is added, and a parity generator PG identifies whether the change in the input signal is an odd number of pits or an even number of bits, and controls whether the flip-flop FFP is inverted or not. In the case of odd parity, the flip-flop FFP is inverted by changing the odd number of bits as described above, and in the case of even parity, it is sufficient to invert the flip-flop FFP by changing the odd number of bits. FIG. 3 is a block diagram of another embodiment of the present invention, in which the same symbols as in FIG. 1 indicate the same parts, and 0R is an OR circuit.
この実施例は、入力信号が同時には１個しか変化しない
条件の場合のものであり、セツト入力信号ＳＴｌ〜ＳＴ
ｎ、りセツト入力信号ＲＳｌ〜ＲＳｎがクロツクＣＬＫ
の１周期間では２個以上同時には変化しないので、アン
ド回路Ａｌｌ，Ａｌ２〜Ａｎｌ，Ａｎ２のうちの１個の
アンド回路の出力が゛１”となるから、入力信号が変化
して出力ビツトＢ１〜Ｂｎのうちの１ビツトが変化する
とき、パリテイビツトＢｐが同時に反転することになる
。この実施例は、入力信号の変化の条件があるが、パリ
テイビツトの形成を極めて簡単な構成で実現することが
できる利点がある。This embodiment is for the case where only one input signal changes at the same time, and the set input signals STl to ST
n, reset input signals RSl to RSn are clock CLK
Since two or more bits do not change simultaneously during one cycle, the output of one of the AND circuits All, Al2 to Anl, An2 becomes "1", so the input signal changes and the output bit B1 When one bit of ~Bn changes, the parity bit Bp is inverted at the same time. Although this embodiment is subject to the condition that the input signal changes, it is possible to realize the parity bit formation with an extremely simple configuration. There are advantages that can be achieved.
以上説明したように、本発明は、所定のビツト数のＪ−
ＫフリツプフロツブＦＦｌ〜ＦＦｎと、パリテイビツト
用のＪ−ＫフリツプフロツプＦＦＰとによりレジスタを
構成し、出力ビツトＢ１〜Ｂｎと入力信号ＳＴｌ〜ＳＴ
ｎ．ＲＳｌ〜ＲＳｎとにより、前の状態から変化するビ
ツト数が奇数ビツト数であることをアンド回路Ａｌｌ，
Ａｌ２〜Ａｎｌ，Ａｎ２、パリテイジェネレータＰＧ等
又はオア回路０Ｒにより検出したときに、フリップフロ
ツプＦＦＰの出力のパリテイビツトＢｐを反転させるも
のであり、レジスタの後続回路にパリテイビツトを付加
したデータを転送することができるので、レジスタの信
頼性を向上することができる。As explained above, the present invention provides a predetermined number of bits of J-
A register is configured by K flip-flops FFl to FFn and a JK flip-flop FFP for parity bits, and output bits B1 to Bn and input signals STl to ST.
n. RSl to RSn, the AND circuit All,
When detected by Al2 to Anl, An2, parity generator PG, etc. or OR circuit 0R, it inverts the parity bit Bp of the output of flip-flop FFP, and it is possible to transfer the data with the parity bit added to the subsequent circuit of the register. Therefore, the reliability of the register can be improved.
更にレジスタにセツトされた後のデータの奇偶パリテイ
を求めるものではなく、入力信号の変化時点でパリテイ
ビツトの反転、非反転を決め、入力信号をセツトする時
点ではパリテイビツトＢｐが同時にセツトされるので、
高速処理が可能となる利点がある。Furthermore, it does not determine the odd-even parity of the data after it has been set in the register, but determines whether the parity bit is inverted or non-inverted at the time the input signal changes, and the parity bit Bp is set at the same time when the input signal is set.
This has the advantage of enabling high-speed processing.
第１図は本発明の一実施例のプロツク線図、第２図は第
１図の動作説明図、第３図は本発明の他の実施例のプロ
ツク線図である。
ＦＦｌ〜ＦＦｎ，．ＦＦＰはＪ−Ｋフリツプフロツプ、
Ａｌｌ，Ａｌ２〜Ａｎｌ，Ａｎ２はアンド回路、ＰＧは
パリテイジェネレータ、０Ｒはオア回路、ＣＬＫはクロ
ツク、ＳＴｌ〜ＳＴｎはセツト入力信号、ＲＳｌ〜ＲＳ
ｎはりセツト入力信号、Ｂ１〜Ｂｎは出力ビツト、Ｂｐ
はパリテイビツトである。FIG. 1 is a block diagram of one embodiment of the present invention, FIG. 2 is an explanatory diagram of the operation of FIG. 1, and FIG. 3 is a block diagram of another embodiment of the present invention. FFl~FFn,. FFP is J-K flip-flop,
All, Al2 to Anl, An2 are AND circuits, PG is a parity generator, 0R is an OR circuit, CLK is a clock, STl to STn are set input signals, RSl to RS
n is the set input signal, B1 to Bn are the output bits, Bp
is the parity bit.
Claims (1)
ティビット用の１個のＪ−Ｋフリップフロップとにより
レジスタを構成し、前記所定のビット数のＪ−Ｋフリッ
プフロップからの出力ビットと入力信号とにより、前の
状態から変化するビット数が奇数ビット数であることを
検出したときに、前記パリティビット用のＪ−Ｋフリッ
プフロップの出力のパリティビットを反転させることを
特徴とするレジスタの予想パリティ作成方式。1 A register is constituted by a J-K flip-flop with a predetermined number of bits and one J-K flip-flop for parity bit, and the output bits and input signals from the J-K flip-flop with a predetermined number of bits are When it is detected that the number of bits changing from the previous state is an odd number of bits, the parity bit of the output of the J-K flip-flop for parity bit is inverted. Parity creation method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55138369A JPS5936304B2 (en) | 1980-10-03 | 1980-10-03 | Register expected parity creation method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55138369A JPS5936304B2 (en) | 1980-10-03 | 1980-10-03 | Register expected parity creation method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5762445A JPS5762445A (en) | 1982-04-15 |
| JPS5936304B2 true JPS5936304B2 (en) | 1984-09-03 |
Family
ID=15220318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55138369A Expired JPS5936304B2 (en) | 1980-10-03 | 1980-10-03 | Register expected parity creation method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5936304B2 (en) |
-
1980
- 1980-10-03 JP JP55138369A patent/JPS5936304B2/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5762445A (en) | 1982-04-15 |
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