JPH0481896B2 - - Google Patents
Info
- Publication number
- JPH0481896B2 JPH0481896B2 JP61257803A JP25780386A JPH0481896B2 JP H0481896 B2 JPH0481896 B2 JP H0481896B2 JP 61257803 A JP61257803 A JP 61257803A JP 25780386 A JP25780386 A JP 25780386A JP H0481896 B2 JPH0481896 B2 JP H0481896B2
- Authority
- JP
- Japan
- Prior art keywords
- code
- error detection
- fixed pattern
- detection circuit
- error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000001514 detection method Methods 0.000 claims description 36
- 125000004122 cyclic group Chemical group 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Description
【発明の詳細な説明】
イ 産業上の利用分野
本発明は巡回符号特に短縮化巡回符号（以下
CRC符号という）の符号誤り検出回路に関する。Detailed Description of the Invention A. Field of Industrial Application The present invention relates to cyclic codes, particularly shortened cyclic codes (hereinafter referred to as shortened cyclic codes).
This invention relates to a code error detection circuit for CRC codes.
ロ 従来の技術
CRC符号を利用した符号誤り検出回路は良く
知られている。この符号誤り検出回路は通常、シ
フトレジスタにて構成された割算回路である。そ
してこの割算回路は巡回符号の生成多項式に対応
した構成となつている。B. Prior Art A code error detection circuit using a CRC code is well known. This code error detection circuit is usually a division circuit configured with a shift register. This division circuit has a configuration that corresponds to the generating polynomial of the cyclic code.
さて、一般にCRC符号は、同期用の固定パタ
ーンとこれに続くデータと、これ等固定パターン
とデータに付与されたCRC検出符号とより構成
されており（第３図参照）、これを１ブロツク
（１単位）として符号誤りの検出が行われる。斯
かる構成は例えば特開昭58−88810号（G11B5／
09）に開示されている。そして、シフトレジスタ
にて構成された符号誤り検出回路をクリア状態
（全て“０”）に初期設定し、その後１ブロツクの
CRC符号を固定パターンを先頭に順次入力し、
１ブロツクのCRC符号が全て入力し終つたとき、
全てのシフトレジスタが“０”となつていれば
（即ち割り切れていれば）、この１ブロツクの
CRC符号に誤りはなく、また１つでも“１”が
存在すれば誤りが生じたことになる。斯様にして
CRC符号の誤り検出をすることができる。 Generally, a CRC code consists of a fixed pattern for synchronization, data following this, and a CRC detection code added to the fixed pattern and data (see Figure 3), which is divided into one block ( Detection of code errors is performed in units of 1). Such a configuration is described, for example, in Japanese Patent Application Laid-Open No. 58-88810 (G11B5/
09). Then, the code error detection circuit made up of a shift register is initialized to a clear state (all “0”), and then one block of
Input the CRC code in sequence starting with the fixed pattern,
When all the CRC codes for one block have been input,
If all shift registers are “0” (that is, divisible), this one block
There is no error in the CRC code, and the presence of even one "1" means that an error has occurred. Do it like this
It is possible to detect errors in CRC codes.
ハ 発明が解決しようとする問題点
上述した従来技術に於いては、１ブロツクの
CRC符号を先づバツフアRAMに記憶しておき、
先頭の同期用固定パターンから順次読出して符号
誤り検出回路に読込んで行く必要がある。それ
故、符号誤りの検出にある程度時間がかかる。そ
こで、本発明は同期用固定パターンは常に正しい
ものと仮定して符号誤り検出回路への読込みを止
め、データから読込みを開始することにより、符
号誤りの検出時間を短縮せんとするものである。C. Problems to be solved by the invention In the above-mentioned conventional technology, one block of
First store the CRC code in buffer RAM,
It is necessary to sequentially read out the synchronization fixed pattern at the beginning and load it into the code error detection circuit. Therefore, it takes some time to detect code errors. Therefore, the present invention aims to shorten the code error detection time by assuming that the synchronization fixed pattern is always correct, stopping reading into the code error detection circuit, and starting reading from data.
ニ 問題点を解決するための手段
本発明に於いては、誤り検出回路を構成するレ
ジスタの初期状態を、所定の固定パターンを順次
入力したとき得られる状態と同一の状態に設定す
る初期設定手段を設ける。そして、斯かる初期設
定手段にて誤り検出回路を上記初期状態に設定し
た後、データ及びCRC検出符号を読込んで１ブ
ロツクのCRO符号の誤り検出を行う構成とする。D. Means for solving the problem In the present invention, an initial setting means sets the initial state of the register constituting the error detection circuit to the same state obtained when a predetermined fixed pattern is sequentially input. will be established. After the error detection circuit is set to the above-mentioned initial state by the initial setting means, the data and CRC detection code are read in to detect errors in one block of CRO code.
ホ 作用
本発明の構成に依れば、１ブロツクのCRC符
号のうち固定パターンはバツフアRAMから読出
して誤り検出回路に読込む必要はなく、それだけ
誤り検出の時間が短縮できる。即ち、１つのブロ
ツクのCRC符号の誤り検出が終了した後、次の
ブロツクCRC符号の誤り検出サイクルに入る際、
初期設定手段を駆動するだけで、誤り検出回路を
固定パターンを順次入力した後と同一の状態に、
即設定することができる。E. Effects According to the configuration of the present invention, it is not necessary to read out the fixed pattern of one block of CRC codes from the buffer RAM and read it into the error detection circuit, and the time for error detection can be reduced accordingly. That is, after the error detection of the CRC code of one block is completed, when entering the error detection cycle of the next block CRC code,
By simply driving the initial setting means, the error detection circuit can be brought into the same state as it was after sequentially inputting the fixed pattern.
Can be set immediately.
ヘ 実施例
第１図に於いて符号誤り検出回路は、Ｄ−フリ
ツプ・フロツプ（シフトレジスタ）１ととゲート
２にて構成された割算回路となつている。Ｄ−フ
リツプ・フロツプ１はセツト、リセツト端子を有
しており、初期設定信号（ハイレベル信号）を固
定パターンに応じて各Ｄ−フリツプ・フロツプ１
のセツト端子若しくはリセツト端子に印加するこ
とにより、固定パターンを順次入力した状態と同
一の状態を即、設定することができる。斯かる初
期状態設定後、バツフアRAM３よりデータ、検
出符号を順次読出す。この実施例の場合、信号線
路４が初期設定手段となる。尚、各Ｄ−フリツ
プ・フロツプ１のＱ出力はゲート５の入力側に接
続されており、このゲート５の出力は誤りの有無
を示す信号となる。即ち、１ブロツクのCRC符
号の読込みが終了したとき、ゲート５の出力が
“１”であれば、誤りがなかつたことを示すこと
になる。F. Embodiment In FIG. 1, the code error detection circuit is a division circuit composed of a D-flip-flop (shift register) 1 and a gate 2. The D-flip-flop 1 has set and reset terminals, and the initial setting signal (high level signal) is sent to each D-flip-flop 1 according to a fixed pattern.
By applying the voltage to the set terminal or reset terminal of , it is possible to immediately set the same state as the state in which the fixed patterns are sequentially input. After setting the initial state, data and detection codes are sequentially read out from the buffer RAM 3. In this embodiment, the signal line 4 serves as initial setting means. Note that the Q output of each D-flip-flop 1 is connected to the input side of a gate 5, and the output of this gate 5 becomes a signal indicating the presence or absence of an error. That is, if the output of the gate 5 is "1" when the reading of one block of CRC code is completed, it means that there is no error.
第２図に示す実施例に於いては、ゲート４ａ、
インバータ４ｂ及び信号線路４ｃが初期設定手段
を構成している。この実施例では初期設定ロード
信号（ハイレベル信号）と共に端子Ｔに固定パタ
ーンに応じたパラレル初期状態設定信号を印加す
ることにより、初期状態に設定する。固定パター
ンが相違するCRC符号に対しては、第１図に示
す実施例に於いては信号線路４の配線を変更する
必要があるが、第２図に示す実施例ではパラレル
初期状態設定信号を変更するだけで良い。 In the embodiment shown in FIG. 2, gates 4a,
The inverter 4b and the signal line 4c constitute initial setting means. In this embodiment, the initial state is set by applying a parallel initial state setting signal according to a fixed pattern to the terminal T together with the initial setting load signal (high level signal). For CRC codes with different fixed patterns, it is necessary to change the wiring of the signal line 4 in the embodiment shown in FIG. 1, but in the embodiment shown in FIG. Just change it.
上記何れの実施例に於いても初期設定後の状態
は、固定パターンを順次入力した後と同一の状態
となつている。 In any of the embodiments described above, the state after initial setting is the same as that after the fixed patterns are sequentially input.
尚、上記実施例はデータ入力がシリアル入力の
誤り検出回路であつたが、パラレル入力（例えば
８ビツト）の誤り検出回路に対しても、適用可能
である。 Although the above embodiment is an error detection circuit whose data input is a serial input, it is also applicable to an error detection circuit whose data input is a parallel input (for example, 8 bits).
ト 発明の効果
本発明に依れば、同期用の固定パターンを誤り
検出回路に順次入力する必要がなく、誤り検出に
要する時間を節約することができる。G. Effects of the Invention According to the present invention, there is no need to sequentially input fixed patterns for synchronization to the error detection circuit, and the time required for error detection can be saved.
尚、本発明に依れば、１ブロツクの符号のう
ち、固定パターンの部分に誤りがあつた場合、こ
れを誤り検出回路を利用して検出することができ
ないが、固定パターンは１ブロツクの符号の同期
用である為、通常、固定パターン部分に誤りがあ
つたことを同期検出回路にて検出した場合、同期
保護回路によつて正しい同期用固定パターンを補
つている。それ故、固定パターン部分の誤りを誤
り検出回路にて検出する必要はなく、本発明の如
く固定パターンは正しいものとし（誤りがないも
のとし）、データと検出符号に対してのみ誤り検
出回路を利用して誤り検出を行つても何等支障は
ない。尚、従来技術に依れば、同期検出回路にて
同期用固定パターンの誤りが検出された場合、同
期保護回路にて正しい同期用固定パターンを補充
し、更にこれに応答してバツフアRAMに記憶さ
れた同期用固定パターンを正しい固定パターンに
修正し、その後、バツフアRAMからの１ブロツ
クの符号の読出しをする必要があつたが、本発明
に依れば、斯かる修正を行う必要はない。 According to the present invention, if there is an error in the fixed pattern part of one block of code, this cannot be detected using an error detection circuit; Normally, when a synchronization detection circuit detects an error in the fixed pattern portion, a synchronization protection circuit compensates for the correct synchronization fixed pattern. Therefore, it is not necessary to use an error detection circuit to detect errors in the fixed pattern part, and as in the present invention, the fixed pattern is assumed to be correct (no error) and the error detection circuit is only used for the data and detection code. There is no problem in using it for error detection. According to the conventional technology, when the synchronization detection circuit detects an error in the fixed synchronization pattern, the synchronization protection circuit replenishes the correct synchronization fixed pattern, and in response, stores the correct synchronization fixed pattern in the buffer RAM. Although it was necessary to correct the correct fixed pattern for synchronization and then read out one block of code from the buffer RAM, according to the present invention, there is no need for such correction.
第１図及び第２図は本発明に係る符号誤り検出
回路の異なる実施例を示す図、第３図は符号の構
成を示す図である。
１はＤ−フリツプ・フロツプ（シフトレジス
タ）、２はゲート、４は初期設定手段としての信
号線路、４ａ，４ｂ，４ｃは同じく初期設定手段
としてのゲート、インバータ及び信号線路。
1 and 2 are diagrams showing different embodiments of the code error detection circuit according to the present invention, and FIG. 3 is a diagram showing the structure of the code. 1 is a D-flip-flop (shift register); 2 is a gate; 4 is a signal line as initial setting means; 4a, 4b, and 4c are gates, inverters, and signal lines also as initial setting means.
Claims (1)
と、この固定パターンに続くデータと、前記固定
パターン及びデータに対して付加された誤り検出
符号とを１ブロツクとする巡回符号を入力して符
号誤りを検出する誤り検出回路に於て、 該誤り検出回路を構成するレジスタに対し、固
定パターンを順次入力したときの値を、初期値と
して設定する初期状態設定手段を設け、この初期
値設定後に前記レジスタに対して前記データ及び
前記誤り検出符号を順次入力し巡回符号の誤りを
検出することを特徴とする符号誤り検出回路。[Claims] 1. A cyclic code in which one block consists of a fixed pattern for synchronization added to the leading part, data following this fixed pattern, and an error detection code added to the fixed pattern and data. In an error detection circuit that detects a code error by inputting a fixed pattern, an initial state setting means is provided for setting a value when a fixed pattern is sequentially inputted as an initial value to a register constituting the error detection circuit, A code error detection circuit characterized in that after setting the initial value, the data and the error detection code are sequentially input to the register to detect errors in the cyclic code.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25780386A JPS63111730A (en) | 1986-10-29 | 1986-10-29 | Code error detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25780386A JPS63111730A (en) | 1986-10-29 | 1986-10-29 | Code error detection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63111730A JPS63111730A (en) | 1988-05-17 |
| JPH0481896B2 true JPH0481896B2 (en) | 1992-12-25 |
Family
ID=17311325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25780386A Granted JPS63111730A (en) | 1986-10-29 | 1986-10-29 | Code error detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63111730A (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10107646A (en) * | 1996-09-25 | 1998-04-24 | Mitsubishi Electric Corp | Crc code generating circuit, code error detection circuit and crc circuit |
| JPH1098392A (en) * | 1996-09-25 | 1998-04-14 | Mitsubishi Electric Corp | Crc code generating circuit, code error detecting circuit and crc circuit |
| US6820233B2 (en) * | 2000-07-14 | 2004-11-16 | Telefonaktiebolaget Lm Ericsson | Re-use of static checksum information in header compression/decompression applications |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH071876B2 (en) * | 1983-12-29 | 1995-01-11 | ソニー株式会社 | Decoding device for BCH code |
-
1986
- 1986-10-29 JP JP25780386A patent/JPS63111730A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63111730A (en) | 1988-05-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5864844A (en) | Synchronism detecting system | |
| US3016517A (en) | Redundant logic circuitry | |
| US5309449A (en) | Electronic circuit for generating error detection codes for digital signals | |
| JPH0481896B2 (en) | ||
| US5408476A (en) | One bit error correction method having actual data reproduction function | |
| US3988580A (en) | Storage of information | |
| JPH04351118A (en) | Counter circuit | |
| JP3217993B2 (en) | Parity check circuit | |
| JP2906850B2 (en) | Time-division switch monitoring circuit | |
| JP2674810B2 (en) | Multiplexed N-unit coincidence protection circuit | |
| JPH0227401A (en) | Offsetting control circuit | |
| JPS592583Y2 (en) | Cyclic code encoding circuit | |
| JP2759607B2 (en) | Synchronous signal detection device | |
| SU1661840A1 (en) | Memory with self-testing | |
| JPH01237733A (en) | Data transfer circuit | |
| JP2000275305A (en) | System and method for testing semiconductor integrated circuit | |
| SU1149313A1 (en) | Storage with detection of most probable errors | |
| JPH02101824A (en) | Cyclic redundancy inspection code generator | |
| JPH0134491B2 (en) | ||
| JPH0728228B2 (en) | Convolutional encoder | |
| JPS6288435A (en) | Parity check circuit | |
| JPS6029071A (en) | Error correction device | |
| JPH0721046A (en) | Fault detecting method for two-wire system checker | |
| JPS5851360A (en) | Error check system | |
| JPS5826697B2 (en) | ring counter |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |