JPS5923612A - 圧電共振子の製造方法 - Google Patents
圧電共振子の製造方法Info
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- JPS5923612A JPS5923612A JP13334982A JP13334982A JPS5923612A JP S5923612 A JPS5923612 A JP S5923612A JP 13334982 A JP13334982 A JP 13334982A JP 13334982 A JP13334982 A JP 13334982A JP S5923612 A JPS5923612 A JP S5923612A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H3/00—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators
- H03H3/007—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks
- H03H3/02—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks for the manufacture of piezoelectric or electrostrictive resonators or networks
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- Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はシリコンウェハーなどの基板士に圧電性薄膜を
形成するとともに圧電性薄膜と対向するシリコンウェハ
ーの他面に異方性エツチング処理で凹部を形成した、バ
ルク波を利用した高周波用圧電共振子の製造方法に関す
る。
形成するとともに圧電性薄膜と対向するシリコンウェハ
ーの他面に異方性エツチング処理で凹部を形成した、バ
ルク波を利用した高周波用圧電共振子の製造方法に関す
る。
このような圧電共振子は、j’yuN、uAM4rNT
hLMODE VHF/UHF BULK AOOUS
TICwhvr。
hLMODE VHF/UHF BULK AOOUS
TICwhvr。
RFiSONATOR8AND F工LT用、FEI
ON 8工LI−0ONJ H’80 ULT
RA8ONlC日YMPO8IUMP、829〜853
や「zno/SiOt−DIAP)IRAGMooMP
OEIITln 118ONATOF ON A
8工り工0ONWAFBIIJ ELI!tOT
FON工O8LFiTT]Ins 9thJuly
1981 vol、17 No、14 F、507〜
509に開示されており、第1図および第2図に示す構
造をとる。
ON 8工LI−0ONJ H’80 ULT
RA8ONlC日YMPO8IUMP、829〜853
や「zno/SiOt−DIAP)IRAGMooMP
OEIITln 118ONATOF ON A
8工り工0ONWAFBIIJ ELI!tOT
FON工O8LFiTT]Ins 9thJuly
1981 vol、17 No、14 F、507〜
509に開示されており、第1図および第2図に示す構
造をとる。
第1図の共振子は、シリコンウエノ・−1の一方面1a
上から所定の深さだけボロン等をドープしたく記号2で
示す)のち、他方面1bを異方性エツチング処理にて凹
部3を形成し゛〔シリコンウェハー1に厚みの薄い部分
(ダイアフラムハCを構成し、次1へてシリコンウェハ
ー1の一方面1a上にダイアフラム1C上を含んでAt
’などを蒸着し゛〔下部電極4を形成し、この1#L極
4を含むシリコンウェハー1上にスパッタリングなどに
よりZnOなどの圧電性薄膜5を形成し、さらに圧電性
薄膜5上に少なくとも下部゛電極4と対向させrA1な
どを蒸着し゛C上部電極6を形成したもので、電極4゜
6間にrll倍信号加え゛C圧電性薄膜5の1に1軍効
果によりその薄膜5を振動させることにより、圧電性薄
膜5とシリコンウェハー1のダイアフラム1Cとの複合
体を振動させ、その複合体の厚みJ辰動を利用し゛C1
0C10O以上の高周波数領域で有利KTib作させ得
るものである。
上から所定の深さだけボロン等をドープしたく記号2で
示す)のち、他方面1bを異方性エツチング処理にて凹
部3を形成し゛〔シリコンウェハー1に厚みの薄い部分
(ダイアフラムハCを構成し、次1へてシリコンウェハ
ー1の一方面1a上にダイアフラム1C上を含んでAt
’などを蒸着し゛〔下部電極4を形成し、この1#L極
4を含むシリコンウェハー1上にスパッタリングなどに
よりZnOなどの圧電性薄膜5を形成し、さらに圧電性
薄膜5上に少なくとも下部゛電極4と対向させrA1な
どを蒸着し゛C上部電極6を形成したもので、電極4゜
6間にrll倍信号加え゛C圧電性薄膜5の1に1軍効
果によりその薄膜5を振動させることにより、圧電性薄
膜5とシリコンウェハー1のダイアフラム1Cとの複合
体を振動させ、その複合体の厚みJ辰動を利用し゛C1
0C10O以上の高周波数領域で有利KTib作させ得
るものである。
上述した圧電共据子は、シリコンウエノ・−1に異方性
エツチング処理を施し”[Ellのダイアフラム1Cを
作成したのち、下部’fK、極a、圧電性薄膜5および
上部電極6を形成するようにしCIQる。
エツチング処理を施し”[Ellのダイアフラム1Cを
作成したのち、下部’fK、極a、圧電性薄膜5および
上部電極6を形成するようにしCIQる。
しかし、そのダイアフラム1Cけ厚みが数μmで機械的
強度が弱いものであるから、ダイアフラム1C作成後の
超音波洗浄の工程、上、下部tt!、)Mや圧′tは性
薄膜形成の工程におLQ−(,111:産的に処理する
とダイアフラム1Cが破損する率が高−〇と(^う事実
が見1^出された。しかも、後工程だけでなく、異方性
エツチング処理を施す際にもダイアフラム1Cが破損し
、シリコンウェハー1が使用不能になる率も高く、全体
とし°Cの破損する率は非常に高いものである。゛また
、上記した構造では、工程を逆転させ′〔、圧電性薄膜
5を形成したのちダイアフラム1Cを作成しようとした
場合、異方性エツチング処理時に圧電性薄膜5や電極4
,6が、ビロカテロール、エチレンジアミンおよヒ水か
らなるt方性エツチング液におかされ圧電機能を果たさ
なくなる。
強度が弱いものであるから、ダイアフラム1C作成後の
超音波洗浄の工程、上、下部tt!、)Mや圧′tは性
薄膜形成の工程におLQ−(,111:産的に処理する
とダイアフラム1Cが破損する率が高−〇と(^う事実
が見1^出された。しかも、後工程だけでなく、異方性
エツチング処理を施す際にもダイアフラム1Cが破損し
、シリコンウェハー1が使用不能になる率も高く、全体
とし°Cの破損する率は非常に高いものである。゛また
、上記した構造では、工程を逆転させ′〔、圧電性薄膜
5を形成したのちダイアフラム1Cを作成しようとした
場合、異方性エツチング処理時に圧電性薄膜5や電極4
,6が、ビロカテロール、エチレンジアミンおよヒ水か
らなるt方性エツチング液におかされ圧電機能を果たさ
なくなる。
第2図のものは、シリコンウエノS−7の一方面上に8
10.の膜8を形成し、他方面に異方性エツチング処理
を施し゛(EliO,膜8まで達する凹部9を形成する
ことにより810.ダイアフラム8aを作成したのち、
第1図のものと同様に下部電極41圧電性薄膜5および
上部t、IM6を順次形成するようにしたものである。
10.の膜8を形成し、他方面に異方性エツチング処理
を施し゛(EliO,膜8まで達する凹部9を形成する
ことにより810.ダイアフラム8aを作成したのち、
第1図のものと同様に下部電極41圧電性薄膜5および
上部t、IM6を順次形成するようにしたものである。
この圧電共振子の製造方法も810.のダイアフラム8
aが破損しやす1Qという欠点がある。
aが破損しやす1Qという欠点がある。
第3図は、既に本件出願人が提案したもので、一方面上
から所定深さだけボロン等をドープした(記号11で示
す)シリコンウニ、−−10の一方向VC8iO,膜1
2を形成し、他方面を異方性エツチング処理し・〔ドー
プ層まで凹部13を形成することにより、Siとsio
、の二層構造からなるダイアフラム14を作成したのち
、第1図のものと同様に下部電極4、圧’t(1,性薄
膜5および上部71t(執が破損しやす一^という欠点
がある。
から所定深さだけボロン等をドープした(記号11で示
す)シリコンウニ、−−10の一方向VC8iO,膜1
2を形成し、他方面を異方性エツチング処理し・〔ドー
プ層まで凹部13を形成することにより、Siとsio
、の二層構造からなるダイアフラム14を作成したのち
、第1図のものと同様に下部電極4、圧’t(1,性薄
膜5および上部71t(執が破損しやす一^という欠点
がある。
本発明は、上述した従来技術の欠点を除去したもので、
ダイアフラムの破損を少なくして、収率を向上させ得る
製造方法を提供することを目的とする。
ダイアフラムの破損を少なくして、収率を向上させ得る
製造方法を提供することを目的とする。
以下、本発明の実施例を図面を参照しつつ詳述する。
第4図を参照しC1まず、一方面2ONから所定深さま
でボロンなどをドープした(ドープ層を21で示す)シ
リコンウエノ5−20を用意する。
でボロンなどをドープした(ドープ層を21で示す)シ
リコンウエノ5−20を用意する。
(同図(a))このシリコンウエノ・−20の一方向2
0a上に、81とは逆付号の温度特性をもつ8101g
22 ヲスパッタリング、イオンブレーティング、OV
Dなどで形成する。(同図(b))次(八で、810、
膜22上に、he、Ou、Ag5Auなどの金属を蒸着
して下部電極26を形成し、この下部電極23を含む5
102膜22上に、スパッタリング、イオンプレーディ
ング、CvDなどの方法によシ圧電性のZnO膜2膜外
4成し、さらに、下部電極26と一部を対向させ°(Z
nO膜2膜上4上S10!膜22上にかけ’CA 17
、Ou、Ag、Auなどからなる上部電極25を蒸着等
によシ形成する。(同図(→)次に次工程で利用する異
方性エツチング液におかされない、AI、Oj、Si、
N4.Sin、などからなるum体膜26を、ZnO膜
2膜外4、下部電極23.25の全体の覆うよう罠、ス
パッタリング、イオンブレーティング、OVD等により
形成する。(同図(4))この誘電体膜26の形成後に
、シリコンウェハー20の他方面20bを、例えばピロ
カテロール、エチレンジアミン、水からなるエツチング
液によυ異方性エツチング処理し′〔、ドープ層21ま
で凹部27を形成する。(同図(e))次に、 銹4体
膜26の一部をエツチングし′〔上、下部電極25.2
5を露出させ、コンタクトホール28.29を形成する
。(同図(e))なお、ドープ層21 、Sin、膜2
2ZnO膜24は(八ずれも厚みが数11mと非常に薄
く、また凹部はIrnm角以下の非常に小さいものであ
り、一方、シリコンウェハー20は通常直径数インチの
ものヲ用1.、シリコンウェハー20上に多数の共振子
を一括し゛〔作成し、個々の共振子に切出し・〔1^く
ものである。
0a上に、81とは逆付号の温度特性をもつ8101g
22 ヲスパッタリング、イオンブレーティング、OV
Dなどで形成する。(同図(b))次(八で、810、
膜22上に、he、Ou、Ag5Auなどの金属を蒸着
して下部電極26を形成し、この下部電極23を含む5
102膜22上に、スパッタリング、イオンプレーディ
ング、CvDなどの方法によシ圧電性のZnO膜2膜外
4成し、さらに、下部電極26と一部を対向させ°(Z
nO膜2膜上4上S10!膜22上にかけ’CA 17
、Ou、Ag、Auなどからなる上部電極25を蒸着等
によシ形成する。(同図(→)次に次工程で利用する異
方性エツチング液におかされない、AI、Oj、Si、
N4.Sin、などからなるum体膜26を、ZnO膜
2膜外4、下部電極23.25の全体の覆うよう罠、ス
パッタリング、イオンブレーティング、OVD等により
形成する。(同図(4))この誘電体膜26の形成後に
、シリコンウェハー20の他方面20bを、例えばピロ
カテロール、エチレンジアミン、水からなるエツチング
液によυ異方性エツチング処理し′〔、ドープ層21ま
で凹部27を形成する。(同図(e))次に、 銹4体
膜26の一部をエツチングし′〔上、下部電極25.2
5を露出させ、コンタクトホール28.29を形成する
。(同図(e))なお、ドープ層21 、Sin、膜2
2ZnO膜24は(八ずれも厚みが数11mと非常に薄
く、また凹部はIrnm角以下の非常に小さいものであ
り、一方、シリコンウェハー20は通常直径数インチの
ものヲ用1.、シリコンウェハー20上に多数の共振子
を一括し゛〔作成し、個々の共振子に切出し・〔1^く
ものである。
本実施例によれば、シリコンウェハー20、S10を膜
22、znO膜24、上、下部電極23.25からなる
多層構造の状態で異方性エツチング処理を施すようにし
、しかもドープ層21に5102膜22が接着され、こ
の5inj膜22にZnO膜2膜外4が接着され、かつ
その接着がスパッタリングなどで強固になされC(へる
ので、異方性エツチング処理時にドープ層21や510
2膜22のダイアフラムの部分が破損する率が非常に少
なくなる。また、ダイアフラムがドープ層21、Si0
,1摸22、ZnO膜2膜外4層構造でfil成され、
かつ異方性エツチング処理しfc後の工程数が少なくな
るので、後工程における破損の確率が大rlJに小さく
なる。
22、znO膜24、上、下部電極23.25からなる
多層構造の状態で異方性エツチング処理を施すようにし
、しかもドープ層21に5102膜22が接着され、こ
の5inj膜22にZnO膜2膜外4が接着され、かつ
その接着がスパッタリングなどで強固になされC(へる
ので、異方性エツチング処理時にドープ層21や510
2膜22のダイアフラムの部分が破損する率が非常に少
なくなる。また、ダイアフラムがドープ層21、Si0
,1摸22、ZnO膜2膜外4層構造でfil成され、
かつ異方性エツチング処理しfc後の工程数が少なくな
るので、後工程における破損の確率が大rlJに小さく
なる。
上記実施例におい゛〔、下部11イ極23および上部電
極25を、異方性エツチング液におかされな−へAul
Ag、Ou、Ta、Orなどの金属材料で形成し、誘電
体膜26の形成時に両電極23.25の一部を露出させ
Cおくと、コンタクトホールが不要となる。
極25を、異方性エツチング液におかされな−へAul
Ag、Ou、Ta、Orなどの金属材料で形成し、誘電
体膜26の形成時に両電極23.25の一部を露出させ
Cおくと、コンタクトホールが不要となる。
第5図は他の実施例を示し、上記実施例との相違点は、
第1図のものに相当する構造であつ゛C1異方性エツチ
ング処理の後から誘電体膜26をエツチングし“〔除去
するようにしたものである。すなわち、ドープ層21を
形成したどりコンウエノ・−20を用意しく第5図(a
)) 、ウエノ・−20上に下部11t4M23.、Z
n0IIaf24、上部電極25を形成した(同図(b
))のち、誘電体膜26を形成しく同図(c))、その
後に、異方性エツチング処理を施し°C四部27を形成
しく同図(→)、次−^で選択エツチングを施し゛C誘
電体膜26のみを除去する。(同図(θ))本実施例も
上記実施例と同様の効果が得られる。
第1図のものに相当する構造であつ゛C1異方性エツチ
ング処理の後から誘電体膜26をエツチングし“〔除去
するようにしたものである。すなわち、ドープ層21を
形成したどりコンウエノ・−20を用意しく第5図(a
)) 、ウエノ・−20上に下部11t4M23.、Z
n0IIaf24、上部電極25を形成した(同図(b
))のち、誘電体膜26を形成しく同図(c))、その
後に、異方性エツチング処理を施し°C四部27を形成
しく同図(→)、次−^で選択エツチングを施し゛C誘
電体膜26のみを除去する。(同図(θ))本実施例も
上記実施例と同様の効果が得られる。
上記各実施例では圧電性rW膜とし°〔ZnO膜を例示
しCいるが、本発明によればAeN、casなど他の圧
電性薄膜を用(八°〔もよい。また本発明における基板
は、ドープ層を作成したシリコンウェハー、810.膜
を形成したシリコンウェハー、あるI^はドープ層を作
成しかつS10!膜を形成したシリコンウェハーでもよ
く、要は少なくともシリコンウェハーを含む基板であれ
ばよい。さらに本発明では、特にシリコンウェハーにド
ープ層を作成 ′した場合には、そのドープ層を
下部電極とし°C動作させ、AN蒸着などによる1部電
極を省略することができる。
しCいるが、本発明によればAeN、casなど他の圧
電性薄膜を用(八°〔もよい。また本発明における基板
は、ドープ層を作成したシリコンウェハー、810.膜
を形成したシリコンウェハー、あるI^はドープ層を作
成しかつS10!膜を形成したシリコンウェハーでもよ
く、要は少なくともシリコンウェハーを含む基板であれ
ばよい。さらに本発明では、特にシリコンウェハーにド
ープ層を作成 ′した場合には、そのドープ層を
下部電極とし°C動作させ、AN蒸着などによる1部電
極を省略することができる。
本発明は、以上説明したように、異方性エツチング処理
前のシリコンウエノ・−をバむ基板上に圧電性薄膜など
を形成し、その圧電性薄膜を(夏うよに誘電体薄膜を形
成し、その陵から異方性エツチング処理し“〔ダイアフ
ラムを作成するようにし′Cいるので、ダイアフラムの
破損が著しく減少し、収率が向上する。
前のシリコンウエノ・−をバむ基板上に圧電性薄膜など
を形成し、その圧電性薄膜を(夏うよに誘電体薄膜を形
成し、その陵から異方性エツチング処理し“〔ダイアフ
ラムを作成するようにし′Cいるので、ダイアフラムの
破損が著しく減少し、収率が向上する。
第1図、第2図および第3図は従来の圧電共振子の断面
図、第4図は本発明に基づく製造方法の各工程の説明図
、第5図は他の製造方法の各工程の説明図である。 20はシリコンウェハー、24は圧電性薄膜、23.2
5は電極、26は誘電体薄膜、27は凹部である。 特許出願人 株式会社 村山製作所 第2図 躬3胆 第 5 図
図、第4図は本発明に基づく製造方法の各工程の説明図
、第5図は他の製造方法の各工程の説明図である。 20はシリコンウェハー、24は圧電性薄膜、23.2
5は電極、26は誘電体薄膜、27は凹部である。 特許出願人 株式会社 村山製作所 第2図 躬3胆 第 5 図
Claims (1)
- 【特許請求の範囲】 ヒ (1)少なく−ffもシリコンウェハーを含む基板の一
方面上に、下部電極、圧電性薄膜および上部電極を順次
形成したのち、少なくとも圧電性薄膜を覆うように、異
方性エツチング液におかされな1へ誘電体薄膜を形成し
、次いで基板の他方面に異方性エツチング処理を施し′
C凹部を形成するようKしたことを特徴とする圧電共振
子の製造方法。 (2)少なくともシリコンウェハーを含む基板の一方面
上に、下部電極、圧α性薄膜および上部電極を順次形成
したのち、これら下部電極、圧電性薄膜および上部7ト
極の全体を覆うように1異方性エツチンダ液におかされ
ない誘電体薄膜を形成し、次−へで、基板の他方面に異
方性エツチング処理を施し゛C四部を形成するとともに
、誘電体薄膜の一部にエツチング処理を処しC上、下部
電極の一部を露出させるようにしたことを特徴とする圧
電共振子の製造方法。 (8) 少なくともシリコンウエノ・−を含む基板の
一方面上に、下部itt極、圧電性薄膜および下部電極
を順次形成したのち、少なくとも圧電性薄膜を覆うよう
に、異方性エツチング液におかされな1へ誘電体薄膜を
形成し、次いで基板の他方面にゲ4方性エツチング処理
を施し”で四部を形成したのち、誘電体薄膜をエツチン
グ処理に・C除去するようにしたことを特徴とする圧電
共振子の製造方法。 (4)前記圧電性薄膜はZnO膜である特許請求の範囲
第(1)項、第(2)項または第(8)項記載の圧電共
振子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13334982A JPS5923612A (ja) | 1982-07-29 | 1982-07-29 | 圧電共振子の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP13334982A JPS5923612A (ja) | 1982-07-29 | 1982-07-29 | 圧電共振子の製造方法 |
Publications (1)
Publication Number | Publication Date |
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JPS5923612A true JPS5923612A (ja) | 1984-02-07 |
Family
ID=15102639
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13334982A Pending JPS5923612A (ja) | 1982-07-29 | 1982-07-29 | 圧電共振子の製造方法 |
Country Status (1)
Country | Link |
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JP (1) | JPS5923612A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
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-
1982
- 1982-07-29 JP JP13334982A patent/JPS5923612A/ja active Pending
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