JPS59231713A - 同期回路 - Google Patents

同期回路

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JPS59231713A
JPS59231713A JP58106257A JP10625783A JPS59231713A JP S59231713 A JPS59231713 A JP S59231713A JP 58106257 A JP58106257 A JP 58106257A JP 10625783 A JP10625783 A JP 10625783A JP S59231713 A JPS59231713 A JP S59231713A
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JP
Japan
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signal
address
address signal
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error
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JP58106257A
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Kentaro Odaka
健太郎 小高
Tadashi Fukami
正 深見
Shinya Ozaki
尾崎　真也
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Sony Corp
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    • G—PHYSICS
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    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
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    • G—PHYSICS
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、例えはＰＣＭ復調装鰺に使用して好適な同期
回路に関する。
背景技術とその問題点 例えばヘリカルスキャン形の回転ヘッドを用いて、この
回転ヘッドドラムの９０度にテープを巻付け、音声信号
のＰＣＭデータを時間軸圧縮して、ヘッドが９０度範囲
のテープに対接する期間ごとに記録するようにした装置
が提案されている。
ところでこのような装置の場合に、信号の時間軸が圧縮
され、再生時間欠に取出されるために正確な同期をとる
ことが極めて困難である。
一方変速再生等の特殊再生時には、データも間欠になる
ため、同期をとることはさらに困難になる。
そこでデータ信号の所定ピット数のブロックごとに同期
信号と共にアドレス信号を付加することが考えられた。
これによれば、再生時アドレス信号を検出して正確な同
期をとることができる。
ところがこの場合にアドレス信号もデータ信号と同様に
誤シ訂正等の対策を行う必要がある。その場合に従来は
アドレス信号とデータ信号とを一纏にして誤多訂正コー
ドを付加していた。
しかしながらこの方法では、アドレス信号及びデータ信
号の全体に誤シ訂正コードがかかつているために、デー
タ信号のみをインターリーブして訂正能力を高めること
ができ々い。あるいはインターリーブを行うためにはア
ドレス信号も共に記憶しなければならず、メモリが大容
量必要になってしまう。
またアドレス信号の正誤を判断するために１ブロツクの
全体を見なければならず、このためだけに１ブロツク分
のメモリが必要になる。さらにＰＣＭデータ部分が正し
くても、アドレス部分が誤シの場合に１ブロツク全体が
誤シになってしまう、などの問題があった。
発明の目的 本発明はこのような点にかんがみ、簡単な構成で正確な
同期がとれるようにするものである。
発明の概要 本発明は、データ信号が所定のピット毎に分割され、こ
の分割毎に同期信号と任意のアドレス信号とこの一アド
レス信号の誤り検出ピットとが付加された信号を伝送し
、再生時、上記同期信号を検出すると共に上記アドレス
信号の誤シを検出し、上記アドレス信号が正しいとき内
挿同期信号源を駆動し、上記検出された同期信号と上記
内挿同期信号とによシ上記アドレス信号の誤シ検出回路
を駆動し、上記内挿同期信号にて内挿アドレス信号発生
回路を駆動し、上記アドレス信号の正誤に応じて上記ア
ドレス信号の再生信号と上記内挿アドレス信号とを切換
えて取シ出すようにした同期回路であって、これによれ
ば簡単力構成で正確な同期をとることができる。
実施例 第１図Ａは伝送される信号を示し、Ｓは同期信号であっ
て、この同期信号Ｓの後にアドレス信号Ａ１アドレス信
号Ａの誤υ検出ビットＰ１データ信号り１データ信号り
の誤シ訂正コードＣが続けられて一連の信号とされ、こ
の信号が順次伝送される。なお同期信号には、本来デー
タ信号中に存在しない禁止ノ臂ターン等が用いられる。
　　　′次に第２図は同期回路を含む再生装置のブロッ
ク図であって、入力端子（１）に上述の信号が例えばＮ
ＲＺ変調されたＲＦ倍信号供給される。この信号が復調
回路（２）に供給されて”ド０＃のコード信号とされる
。このコード信号が７′ドレス信号の誤シ検出回路（３
）に供給される。
また入力端子（１）からのＲＦ倍信号同期信号の検出回
路（４）に供給される。ここで上述あ禁止パターン等を
用いることによシ、同期信号ＳはＲＦ倍信号ら例えば第
１図Ｂに示すように直接検出される。この同期信号Ｓが
アンド回路（５）を通じて検出回路（３）のリセット端
子に供給される。そしてこの検出回路（３）にて、アド
レス信号Ａ及び誤シ検出ビットＰを用いてアドレス信号
の正誤が判別され、第１図Ｃに示すような正しいときロ
ーレベルとなる信号が形成される。
この信号が内挿同期信号源（６）に供給されて、第１図
りに示すような内挿同期信号が形成され、この信号がア
ンド回路（５）に供給される。またこの内挿同期信号源
（６）にて第１図Ｅに示すように検出ピッ）Ｐの直後の
タイミングでクロック信号が形成される。
さらに検出回路（３）からの信号がＤフリップフロップ
（７）のＤ端子に供給され、信号源（６）からのクロッ
ク信号がクロック端子に供給されて、第１図Ｆに示すよ
うな信号が形成される。
一方復調回路（２）からのコード信号が直並列変換回路
（８）に供給され、変換された信号のアドレス信号Ａの
部分がアドレス検出回路（９）に供給される。
また信号源（６）からのクロック信号が内挿アドレス信
号発生回路αＱに供給されて内挿アドレス信号が形成さ
れる。この検出されたアドレス信号と内挿アドレス信号
とが切換回路α力に供給され、フリップフロップ（７）
からの信号にてローのとき検出回路（９）からのアドレ
ス信号、ハイのとき発生回路（１０からの内挿アドレス
信号が取シ出される。この取シ出されたアドレス信号が
内挿アドレス発生回路αＯに供給される。
まだ直並列変換回路（８）からの信号のデータ信号り及
び誤シ訂正コードＣの部分がデータ検出回路０オに供給
される。このデータ信号り及び誤シ訂正コードＣがラン
ダムアクセスメモリａ→に供給されると共に、上述の切
換回路α■からのアドレス信号がメモリα１に供給され
、このアドレス信号に従って書き込みが行われる。この
メモリα９に書き込まれた信号が誤シ訂正回路α→にて
誤り訂正され、所定のタイミングで読み出さｆｉ　、Ｄ
Ａ変換回路α時でアナログ化されて田力端子α→に取シ
出される。
こうして再生が行われるわけであるが、この装置によれ
ば同期信号Ｓの直後にアドレス信号Ａと誤シ検出ピッ）
Ｐが設けられ、この正誤が検出されるので、例えば第１
図のａに示すようにデータ信号りの誤り等により同期信
号が誤検出されても、アドレス信号に対応する部分が誤
シであることによって排除される。また内挿同期信号源
（６）が設けられているので第１図のｂに示すように同
期信号Ｓが誤り等により検出されなかった場合にこれが
内挿され、さらに内挿アドレス信号発生回路αＯが設け
られたことによりこのアドレス信号Ａが内挿されて、同
期信号Ｓ及びアドレス信号Ａのみが誤っていた場合にも
データ信号りを活用することができる。すなわち同期信
号Ｓを極めて正確に検出することができる。
またこの場合にアドレス信号Ａの直後に誤シ検出ビン）
Ｐが設けられているので、誤り検出のためのメモリは極
めて小容量で足υる。
なお従来のアドレス信号の誤シ検出が行われなかった場
合には、誤ったアドレスによって不正なアドレスにデー
タが書き込まれ、正しいデータが破壊されることから、
誤シ率が２倍に悪化することが予想されだが、この装置
によれば、ｎビットの検出ビットを設けることによシ、
誤シ率をの悪化に止めることができ、例えばｎ　＝　４
として悪化は７％以下とすることができる。
また変速再生時に、内挿アドレス発生回路αＱにて速度
に合せた演算を行うか、書込停止信号を形成することに
よシ、変速再生時の誤動作の防止を行うこともできる。
発明の効果 本発明によれは、簡単な構成で正確な同期をとることか
できるようになった。
【図面の簡単な説明】
第１図は本発明の説明のための図、第２図は本発明の一
例のブロック図である。 （１）は入力端子、（２）は復調回路、（３）はアドレ
ス信号の誤シ検出回路、（４）は同期信号の検出回路、
（６）は内挿同期信号源、（９）はアドレス検出回路、
ａｏは内挿アドレス信号発生回路、αりは切換回路であ
る。 代理人　伊藤　貞式醍柊

Claims (1)

    【特許請求の範囲】
  1. データ信号が所定のビット毎に分割され、この分割毎に
    同期信号と任意のアドレス信号とこのアドレス信号の誤
    シ検出ビットとが付加された信号を伝送し、再生時、上
    記同期信号を検出すると共に上記アドレス信号の誤シを
    検出し、上記アドレス信号が正しいとき内挿同期信号源
    を駆動し、上記検出された同期信号と上記内挿同期＠号
    とにより上記アドレス信号の誤９検出回路を駆動し、上
    記内挿同期信号にて内挿アドレス信号発生回路を駆動し
    、上記アドレス信号の正誤に応゛じて上記アドレス信号
    の再生信号と上記内挿アドレス信号とを切換えて取シ出
    すようにした同期回路。
JP58106257A 1983-06-14 1983-06-14 同期回路 Granted JPS59231713A (ja)

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Application Number Priority Date Filing Date Title
JP58106257A JPS59231713A (ja) 1983-06-14 1983-06-14 同期回路
AU30633/84A AU583251B2 (en) 1983-06-14 1984-06-13 Synchronizing circuit
AT84902365T ATE47240T1 (de) 1983-06-14 1984-06-13 Synchronisierungsschaltung.
DE8484902365T DE3480130D1 (en) 1983-06-14 1984-06-13 Synchronizing circuit
EP84902365A EP0146636B1 (en) 1983-06-14 1984-06-13 Synchronizing circuit
KR1019840003310A KR920008049B1 (ko) 1983-06-14 1984-06-13 동기회로
US06/706,924 US4669000A (en) 1983-06-14 1984-06-13 Synchronizing circuit
PCT/JP1984/000307 WO1985000066A1 (en) 1983-06-14 1984-06-13 Synchronizing circuit

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EP (1) EP0146636B1 (ja)
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KR (1) KR920008049B1 (ja)
AU (1) AU583251B2 (ja)
DE (1) DE3480130D1 (ja)
WO (1) WO1985000066A1 (ja)

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