JPH069107B2 - 時間軸補正装置 - Google Patents
時間軸補正装置Info
- Publication number
- JPH069107B2 JPH069107B2 JP60159570A JP15957085A JPH069107B2 JP H069107 B2 JPH069107 B2 JP H069107B2 JP 60159570 A JP60159570 A JP 60159570A JP 15957085 A JP15957085 A JP 15957085A JP H069107 B2 JPH069107 B2 JP H069107B2
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- Japan
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- signal
- input
- synchronization
- time axis
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- Television Signal Processing For Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はデジタル信号の磁気記録再生装置などにおけ
る記録および再生時の時間軸補正装置に関するものであ
る。
る記録および再生時の時間軸補正装置に関するものであ
る。
第4図は従来の時間軸補正装置を示すブロツク図であ
る。同図において、1 は入力信号が入力する入力端
子、2は第5図(c)に示す規準信号が入力する規準端
子、3は記憶装置、4はは入力信号から第5図(a)に示
す同期信号を検出して出力する同期信号検出器、5は同
期信号の入力によつて第5図(b)に示す同期アドレスが
読出され出力する同期アドレス読出器、6はこの同期ア
ドレスを計数し、書込みアドレスを生成し出力する計数
器、7は前記規準信号の入力によつて動作し、第5図
(d)に示す読出しアドレスを生成し出力する読出しアド
レス生成器、8は可動接点8a,固定接点8bおよび8
cを備えた選択器、9は出力端子である。
る。同図において、1 は入力信号が入力する入力端
子、2は第5図(c)に示す規準信号が入力する規準端
子、3は記憶装置、4はは入力信号から第5図(a)に示
す同期信号を検出して出力する同期信号検出器、5は同
期信号の入力によつて第5図(b)に示す同期アドレスが
読出され出力する同期アドレス読出器、6はこの同期ア
ドレスを計数し、書込みアドレスを生成し出力する計数
器、7は前記規準信号の入力によつて動作し、第5図
(d)に示す読出しアドレスを生成し出力する読出しアド
レス生成器、8は可動接点8a,固定接点8bおよび8
cを備えた選択器、9は出力端子である。
なお、10は前記同期信号検出器4、同期アドレス読出
器5および計数器6から構成された書込みアドレス生成
器である。
器5および計数器6から構成された書込みアドレス生成
器である。
次に、上記構成による時間軸補正装置の動作について説
明する。
明する。
まず、入力端子1に入力した入力信号は記憶装置3、同
期信号検出器4および同期アドレス読出器5に入力す
る。この同期信号検出器4は入力信号から第5図(a)に
示す同期信号を検出して同期アドレス読出器5および計
数器6に出力する。したがつて、同期アドレス読出器5
は第5図(a)に示す同期信号が入力する毎に動作し、第
5図(b)に示す同期アドレスが読出され、計数器6に出
力する。この計数器6は第5図(a)に示す同期信号が入
力する毎に、第5図(b)に示す同期アドレスを計数し、
書込みアドレスを生成し、選択器8の固定接点8bに出
力する。一方、読出しアドレス生成器7は規準端子2を
介して入力する第5図(c)に示す規準信号を受けて動作
し、第5図(d)に示す読出しアドレスを生成し、選択器
8の固定接点8cに出力する。したがつて、選択器8の
可動接点8aを固定接点8bに接触すると、計数器6か
ら出力された書込みアドレスはこの選択器8の固定接点
8b・可動接点8aを介して記憶装置3に入力するた
め、入力信号を記憶装置3に書込むことができる。そし
て、選択器8の可動接点8aを固定接点8cに接触する
と、読出しアドレス生成器7から出力された読出しアド
レスはこの選択器8の固定接点8b,可動接点8aを介
して記憶装置3に入力するため、記憶装置3への読出し
時間軸を補正することができる。例えば200〜100
0ビツト程度のデータに同期情報と同期アドレス情報を
つけ加えたものひとかたまりを1ブロツクとして、±4
ブロツクのジツタ(時間軸のゆらぎ)を吸収する時間軸
補正を考えたとき、書込みアドレスを読出しアドレスの
時間差が4ブロツクあるとすれば第5図(a)〜第5図(d)
に示すことができる。
期信号検出器4および同期アドレス読出器5に入力す
る。この同期信号検出器4は入力信号から第5図(a)に
示す同期信号を検出して同期アドレス読出器5および計
数器6に出力する。したがつて、同期アドレス読出器5
は第5図(a)に示す同期信号が入力する毎に動作し、第
5図(b)に示す同期アドレスが読出され、計数器6に出
力する。この計数器6は第5図(a)に示す同期信号が入
力する毎に、第5図(b)に示す同期アドレスを計数し、
書込みアドレスを生成し、選択器8の固定接点8bに出
力する。一方、読出しアドレス生成器7は規準端子2を
介して入力する第5図(c)に示す規準信号を受けて動作
し、第5図(d)に示す読出しアドレスを生成し、選択器
8の固定接点8cに出力する。したがつて、選択器8の
可動接点8aを固定接点8bに接触すると、計数器6か
ら出力された書込みアドレスはこの選択器8の固定接点
8b・可動接点8aを介して記憶装置3に入力するた
め、入力信号を記憶装置3に書込むことができる。そし
て、選択器8の可動接点8aを固定接点8cに接触する
と、読出しアドレス生成器7から出力された読出しアド
レスはこの選択器8の固定接点8b,可動接点8aを介
して記憶装置3に入力するため、記憶装置3への読出し
時間軸を補正することができる。例えば200〜100
0ビツト程度のデータに同期情報と同期アドレス情報を
つけ加えたものひとかたまりを1ブロツクとして、±4
ブロツクのジツタ(時間軸のゆらぎ)を吸収する時間軸
補正を考えたとき、書込みアドレスを読出しアドレスの
時間差が4ブロツクあるとすれば第5図(a)〜第5図(d)
に示すことができる。
上述した従来の時間軸補正装置は例えば第6図(a)およ
び第6図(b)に示すように、同期アドレスが誤り“5”
ブロツクを“3”ブロツクと読み出したとすると、出力
端子9から出力される“3”ブロツク目には本来“5”
ブロツクに書込まれるデータが読出され、同様に同一周
期内で“5”ブロツクには何も書込まれないため、出力
端子9から出力される“5”ブロツク目には入力信号で
誤つた8ブロツク前の“5”ブロツクのデータが再度読
み出される。しかも一般に、同期信号に比べ同期アドレ
スの誤まる確率が高いため、同期アドレスのみ誤まりを
起した場合でも2ブロツクのデータ全体が誤まるなどの
問題がある。
び第6図(b)に示すように、同期アドレスが誤り“5”
ブロツクを“3”ブロツクと読み出したとすると、出力
端子9から出力される“3”ブロツク目には本来“5”
ブロツクに書込まれるデータが読出され、同様に同一周
期内で“5”ブロツクには何も書込まれないため、出力
端子9から出力される“5”ブロツク目には入力信号で
誤つた8ブロツク前の“5”ブロツクのデータが再度読
み出される。しかも一般に、同期信号に比べ同期アドレ
スの誤まる確率が高いため、同期アドレスのみ誤まりを
起した場合でも2ブロツクのデータ全体が誤まるなどの
問題がある。
この発明に係る時間軸補正装置は、計数器があと1回同
期信号が入力された時に取りうる値と同期アドレスとを
同期信号の入力時時点で比較し、一致したときあるいは
N+1回(N≧2)連続して不一致が続いたときは第1
制御信号を出力すると共に、N回の不一致では第2制御
信号を出力し、計数器はこの第1制御信号の入力により
その計数値を同期アドレスの値におきかえて書込みアド
レスとして出力し、また第2制御信号の入力によつてカ
ウントアツプされた計数値をそのまま書込みアドレスと
して出力することにより、デイジタル信号の記録再生に
おける時間軸を補正するものである。
期信号が入力された時に取りうる値と同期アドレスとを
同期信号の入力時時点で比較し、一致したときあるいは
N+1回(N≧2)連続して不一致が続いたときは第1
制御信号を出力すると共に、N回の不一致では第2制御
信号を出力し、計数器はこの第1制御信号の入力により
その計数値を同期アドレスの値におきかえて書込みアド
レスとして出力し、また第2制御信号の入力によつてカ
ウントアツプされた計数値をそのまま書込みアドレスと
して出力することにより、デイジタル信号の記録再生に
おける時間軸を補正するものである。
この発明においては、同期アドレスがすぐ前の内容とN
回程度連続性がなくなった場合でもその前のシーケンス
にしたがって書き込みを行うことにより、同期アドレス
の誤りが記録情報の誤りへ波及されることを防止でき
る。
回程度連続性がなくなった場合でもその前のシーケンス
にしたがって書き込みを行うことにより、同期アドレス
の誤りが記録情報の誤りへ波及されることを防止でき
る。
第1図はこの発明に係る時間軸補正装置の一実施例を示
すブロツク図である。同図において、11は第3図(b)
に示す同期アドレスが入力する入力端子11a,第3図(a)
に示す同期信号が入力する入力端子11b,下記の第1制
御信号あるいは第2制御信号が入力する入力端子11cお
よび書込みアドレス信号を出力する出力端子11dを備
え、同期信号ごとに同期アドレスを計数し、入力端子11
cに第1制御信号が入力したとき、その計数値を同期ア
ドレスの値におきかえ、これを書込みアドレスとして出
力端子11dから出力し、また第2制御信号が入力したと
き第3図(c)に示すようにその計数値を書込みアドレス
として出力端子11dから出力し、そして、計数値が時間
軸補正範囲の時間長を示す値になると初期値にリセツト
される計数器、12は同期アドレス信号が入力する入力
端12a,書込みアドレス信号が入力する入力端子12b,同
期信号が入力する入力端子12cおよび制御信号を出力す
る出力端子12dを備え、前記計数器11があと1回同期
信号が入力したときに取り得る値と同期アドレスとを同
期信号の入力時点で比較し、両者が一致したときあるい
はN+1回(ただしNは2以上の自然数)以上連続して
一致しないときには第1制御信号を出力し、両者が一致
しない場合でもN回連続以下ならば第2制御信号を出力
し、その詳細な回路を第2図に示す制御器である。
すブロツク図である。同図において、11は第3図(b)
に示す同期アドレスが入力する入力端子11a,第3図(a)
に示す同期信号が入力する入力端子11b,下記の第1制
御信号あるいは第2制御信号が入力する入力端子11cお
よび書込みアドレス信号を出力する出力端子11dを備
え、同期信号ごとに同期アドレスを計数し、入力端子11
cに第1制御信号が入力したとき、その計数値を同期ア
ドレスの値におきかえ、これを書込みアドレスとして出
力端子11dから出力し、また第2制御信号が入力したと
き第3図(c)に示すようにその計数値を書込みアドレス
として出力端子11dから出力し、そして、計数値が時間
軸補正範囲の時間長を示す値になると初期値にリセツト
される計数器、12は同期アドレス信号が入力する入力
端12a,書込みアドレス信号が入力する入力端子12b,同
期信号が入力する入力端子12cおよび制御信号を出力す
る出力端子12dを備え、前記計数器11があと1回同期
信号が入力したときに取り得る値と同期アドレスとを同
期信号の入力時点で比較し、両者が一致したときあるい
はN+1回(ただしNは2以上の自然数)以上連続して
一致しないときには第1制御信号を出力し、両者が一致
しない場合でもN回連続以下ならば第2制御信号を出力
し、その詳細な回路を第2図に示す制御器である。
なお、13は前記同期信号検出器4,同期アドレス読出
器5,計数器11および制御器12から構成された書込
みアドレス生成器である。また、第2図に示す制御器1
2において、14は例えばPROMなどからなり1ブロ
ツクアドレスを増分し第3図(d)に示すブロツク加算値
信号を出力する加算器、25は比較器、16および17
はDフリツプフロツプ、18はアンドゲート、19はナ
ンドゲートである。
器5,計数器11および制御器12から構成された書込
みアドレス生成器である。また、第2図に示す制御器1
2において、14は例えばPROMなどからなり1ブロ
ツクアドレスを増分し第3図(d)に示すブロツク加算値
信号を出力する加算器、25は比較器、16および17
はDフリツプフロツプ、18はアンドゲート、19はナ
ンドゲートである。
次に上記構成による時間軸補正装置の動作について説明
する。まず、入力端子1に入力した入力信号は記憶装置
3および同期信号検出器4に入力する。この同期信号検
出器4は入力信号から第3図(a)に示す同期信号を検出
して同期アドレス読出器5,計数器11および制御器1
2に出力する。したがつて、同期アドレス読出器5は第
3図(a)に示す同期信号が入力する毎に動作し、第3図
(b)に示す同期アドレスが読出され、計数器11および
制御器12に出力する。この制御器12はその加算器1
4(第2図参照)に書込みアドレスが入力すると、1ブ
ロツクアドレスを増分して第3図(d)に示す1ブロツク
加算値信号を比較器15に出力する。したがつて、比較
器15は第3図(b)に示す同期アドレス信号と第3図(d)
に示す1ブロツク加算値信号とを比較し、両者が一致し
たとき、あるいはN+1回(ただし、Nは2以上の自然
数)以上連続して不一致のときには第1制御信号を出力
端子12dから出力し、また両者が不一致の場合でも、N
回連続以下のときには第2制御信号を出力端子12dから
計数器11に出力する。このため、計数器11はその入
力端子11cに第1制御信号が入力すると、その計数値を
第3図(c)に示すように同期アドレスの値におきかえる
ことにより計数値を修正し、書込みアドレスとして出力
端子11dから選択器8の固定端子8bに出力し、また、
その入力端子11cに第2制御信号が入力すると、その計
数値を第3図(c)に示すようにそのまま書込みアドレス
として出力端子11dから選択器8の固定端子8bに出力
する。したがつて、選択器8の可動接点8aを固定接点
8bに接触すると、計数器11から出力された書込みア
ドレスはこの選択器8を介して記憶装置3に入力するた
め、入力信号を記憶装置3に書き込むことができる。そ
して、選択器8の可動接点8aを固定接点8cに接触す
ると、読出しアドレス生成器7から出力された読出しア
ドレスはこの選択器8を介して記憶装置3に入力するた
め、記憶装置3への読出し時間軸を補正することができ
る。
する。まず、入力端子1に入力した入力信号は記憶装置
3および同期信号検出器4に入力する。この同期信号検
出器4は入力信号から第3図(a)に示す同期信号を検出
して同期アドレス読出器5,計数器11および制御器1
2に出力する。したがつて、同期アドレス読出器5は第
3図(a)に示す同期信号が入力する毎に動作し、第3図
(b)に示す同期アドレスが読出され、計数器11および
制御器12に出力する。この制御器12はその加算器1
4(第2図参照)に書込みアドレスが入力すると、1ブ
ロツクアドレスを増分して第3図(d)に示す1ブロツク
加算値信号を比較器15に出力する。したがつて、比較
器15は第3図(b)に示す同期アドレス信号と第3図(d)
に示す1ブロツク加算値信号とを比較し、両者が一致し
たとき、あるいはN+1回(ただし、Nは2以上の自然
数)以上連続して不一致のときには第1制御信号を出力
端子12dから出力し、また両者が不一致の場合でも、N
回連続以下のときには第2制御信号を出力端子12dから
計数器11に出力する。このため、計数器11はその入
力端子11cに第1制御信号が入力すると、その計数値を
第3図(c)に示すように同期アドレスの値におきかえる
ことにより計数値を修正し、書込みアドレスとして出力
端子11dから選択器8の固定端子8bに出力し、また、
その入力端子11cに第2制御信号が入力すると、その計
数値を第3図(c)に示すようにそのまま書込みアドレス
として出力端子11dから選択器8の固定端子8bに出力
する。したがつて、選択器8の可動接点8aを固定接点
8bに接触すると、計数器11から出力された書込みア
ドレスはこの選択器8を介して記憶装置3に入力するた
め、入力信号を記憶装置3に書き込むことができる。そ
して、選択器8の可動接点8aを固定接点8cに接触す
ると、読出しアドレス生成器7から出力された読出しア
ドレスはこの選択器8を介して記憶装置3に入力するた
め、記憶装置3への読出し時間軸を補正することができ
る。
以上詳細に説明したように、この発明に係る時間軸補正
装置によれば同期アドレスがすぐ前の内容と連続性がな
くなつた場合、それがN回連続以下の誤りのときには、
同期アドレスを使用しないようにすることにより、誤り
の伝搬を軽減でき、時間軸を補正することができる効果
がある。
装置によれば同期アドレスがすぐ前の内容と連続性がな
くなつた場合、それがN回連続以下の誤りのときには、
同期アドレスを使用しないようにすることにより、誤り
の伝搬を軽減でき、時間軸を補正することができる効果
がある。
第1図はこの発明に係る時間軸補正装置の一実施例を示
すブロツク図、第2図は第1図の制御器の詳細な回路
図、第3図は第1図および第2図の各部の波形を示す
図、第4図は従来の時間軸補正装置を示すブロツク図、
第5図および第6図は第4図の各部の波形を示す図であ
る。 1・・・・入力端子、2・・・・規準端子、3・・・・
記憶装置、4・・・・同期信号検出器、5・・・・同期
アドレス読出器、7・・・・読出しアドレス生成器、8
・・・・選択器、9・・・・出力端子、11・・・・計
数器、12・・・・制御器、13・・・・書込みアドレ
ス生成器、14・・・・加算器、15・・・・比較器、
16および17・・・・Dフリツプフロツプ。
すブロツク図、第2図は第1図の制御器の詳細な回路
図、第3図は第1図および第2図の各部の波形を示す
図、第4図は従来の時間軸補正装置を示すブロツク図、
第5図および第6図は第4図の各部の波形を示す図であ
る。 1・・・・入力端子、2・・・・規準端子、3・・・・
記憶装置、4・・・・同期信号検出器、5・・・・同期
アドレス読出器、7・・・・読出しアドレス生成器、8
・・・・選択器、9・・・・出力端子、11・・・・計
数器、12・・・・制御器、13・・・・書込みアドレ
ス生成器、14・・・・加算器、15・・・・比較器、
16および17・・・・Dフリツプフロツプ。
Claims (1)
- 【請求項1】時間軸を補正するために入力信号を一時蓄
積する記憶装置と、入力信号に同期し入力信号を記憶装
置に書込む際のアドレスを生成する書込みアドレス生成
器と、規準信号に同期し記憶装置からデータを読出す際
のアドレスを生成する読出しアドレス生成器とを備えた
時間軸補正装置において、同期信号ごとに同期アドレス
を計数し、第1制御信号が入力したときその計数値をそ
の同期アドレスの値におきかえて書込みアドレスとして
出力し、第2制御信号が入力したときその計数値を書込
みアドレスとして出力する計数器と、この計数器があと
1回同期信号が入力したときに取り得る値と同期アドレ
スとを同期信号の入力時点で比較し、両者が一致したと
きあるいはN+1回(ただし、Nは2以上の自然数)以
上連続して一致しないとき第1制御信号を出力し、両者
が一致しない場合でもN回連続以下なら第2制御信号を
出力する制御器とを備えたことを特徴とする時間軸補正
装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60159570A JPH069107B2 (ja) | 1985-07-19 | 1985-07-19 | 時間軸補正装置 |
US07/166,729 US4796243A (en) | 1985-06-21 | 1988-03-01 | Time base correcting apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60159570A JPH069107B2 (ja) | 1985-07-19 | 1985-07-19 | 時間軸補正装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6220177A JPS6220177A (ja) | 1987-01-28 |
JPH069107B2 true JPH069107B2 (ja) | 1994-02-02 |
Family
ID=15696608
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60159570A Expired - Fee Related JPH069107B2 (ja) | 1985-06-21 | 1985-07-19 | 時間軸補正装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH069107B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2615788B2 (ja) * | 1988-03-29 | 1997-06-04 | ソニー株式会社 | デイジタルオーデイオ信号再生装置 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0673225B2 (ja) * | 1984-11-06 | 1994-09-14 | 株式会社日立製作所 | デイジタル情報再生装置における時間軸補正装置 |
-
1985
- 1985-07-19 JP JP60159570A patent/JPH069107B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPS6220177A (ja) | 1987-01-28 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |