JPS59218764A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔技術分野〕 本発明は、人力保護回路を備えた半導体集積回路装置（
以下、１０という）に関するものである。 〔背景技術］ 絶縁ゲート型電界効果トランジスタ〔以下、Ｍ路の主な
構成素子として用いるｉｏに〉いては、その人為的取り
扱いによって生ずる予期せぬ過大電圧による前記集積回
路の入力段回路を構成するＭＩＳＦＥＴのゲート絶縁膜
の破壊（以下、静電破壊という）を防止するために、予
期せぬ過大電圧が印加される外部端子と前記人力段回路
との間に人力保護回路が設けられている。この人力保護
回路としては、外部端子からの予期せぬ過大電圧をなま
らせるための抵抗素子と、予期せめ過大電圧をそのドレ
イン領域と半導体基板とのｐｎ接合部に生ずるサーフェ
イスブレークダウンまたはツェナブレークダウンによっ
てクランプするクランプ用Ｍ　Ｉ　Ｓ　Ｆ”　Ｅ　Ｔと
を直列に接続して使用するのが一般的である。 例えば、ＩＣを構成する半導体基板として低い不純物濃
度を有するｐｍの半導体基板を用いた場合、寄生的に生
ずるダイオードを得る■０の製造プロセス上の制約に対
処する、まＴこは１０の動作時間の遅延を防１１６ずろ
等のために、前記抵抗素子として高い不純物濃度を有す
るｎ＋型の拡散層抵抗が採用されることが多い。 本発明者等は、ｎ＋型の拡散層抵抗を用いてなる入力保
護回路を備えｙ、：　Ｉ　ＯＶＣついてその静電破壊試
験ならびに検討を行った結果、ＩＣの微細化。 高集墳化にともプ

【い入力保護回路そのものの予期せぬ
過大電圧に対する強度が充分得られな（なる傾向にある
ことを発見し１こ。そして、これは、予期せぬ過大電圧
が印刀ｎされる外部端子から延在−する配線と前記拡散
層抵抗との接続部近傍における、前記拡散層抵抗と半導
体基板とのｐｎ接合部が、予期せぬ過大電圧による熱エ
ネルギによって破壊されるという事実に基づくことを解
明した。 このように、従来のｌＯでは、予期せぬ過大電圧によっ
゛（ｌＯが破壊に至る電圧をより高くし、過大電圧に対
する強度を増１−ことができなかった。 〔発明の目的〕 本発明の目的は、静電破壊を生じろような予期せぬ過大
電圧に対する強度を向上−１−企ことが可１］ヒな］Ｏ
を提供することにある。 本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面からあきらかになるであろ
う。 〔発明の概要〕 本願において開示される発明のうち代表的なものの概要
を筒車に説明すれば、下記のとおりである。 すなわち、半導体基板内の半導体領域からなる抵抗を具
備してなる入力保護回路を備え１こＩＣにおいて、少な
くとも、予期せぬ過大電圧が印加される外部端子から延
在する配線と前記抵抗との電気的接続部近傍における前
記抵抗と半導体基板とのｐｎ接合部耐圧を向上すること
によって、予期せぬ過大電圧に対する入力保護回路の破
壊強度（耐圧）を向上するものである。 以下、実施例とともに、本発明の詳細な説明する。本実
施例は、異なるチャンネルのＭＩＳＦＥＴによって構成
される相補型の絶縁ゲート型電界効果トランジスタ〔以
下、ＯＭ　Ｉ　Ｓ　（Ｏｏｍｐｌ　ｅ−ｍｅｎｔａｌｙ
　　Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　）という〕を集積回路の
主な構成素子として用いる１０によって、説明をする。 な訃、全図に訃いて、同一の機能を有するものは同一の
何分を付け、そのくり返しの説明は省略する。 〔実施例１〕 第１図は、本発明の〔実施例Ｉ〕を説明するためのＩＣ
１特に、入力保護回路の概要を示す等価回路図である。 第１図ＩＣかいて、１は外部端子であり、工０内部の集
積回路の動作信号をその外部から印〃口するためのもの
である。この外部端子１には、１　（３を人間が取り扱
うこと等によって、静電破壊を生じるような予期せぬ過
大電圧が印力口されてしまう。 ２は外部端子１に印加される動作信号が年債回路の中で
最初に人力する入力段回路である。この入力段回路２は
、ｐチャンネルＭｉｓＦＥ’ｌ’Ｑ、、　　とｎチャン
ネルＭ、ＩＳＦ’ＥＴＱ２　とによって、インバータ回
路を構成している。ＶＣｃはＩＣの動作電圧、ＧＮＤは
接地電位、ＯＵＴは前記インバータ回路の出力端子であ
る。Ｓはソース領域、Ｄはドレイン領域、Ｇはゲート電
極である。３は外部端子１と入力段回路２との間に設け
られた本発明の［実施例Ｉ］による入力保護回路であり
、予期せぬ過大電圧が外部端子１に印加された場合にお
いて、入力段回路２の静電破壊を防止するためのもので
ある。この入力保護回路３は、予期せぬ過大電圧をなま
らせるための抵抗Ｒ，と、そのドレイン領域りと半導体
基板とのｐｎ接合部において回復性のあるサーフェイス
ブレークダウンまたはツェナブレークダウンを生じせし
め予期せぬ過大凧圧をクランプするクランプ用のｎチャ
ンネ／ｌ／ＭＩＳ　ｌ！”　Ｅ　ｉ’　Ｑ、と、前記抵
抗Ｒ１を拡散層によって形成１−ることにより半導体基
板との間に舒生的に付方口されるツェナタイオードＤ、
と、該ツェナダイオードＤ１　よりもｐｎ接合の逆方向
の破壊耐圧が高（、かつ、外部端子１よりに配置された
本発明の〔実施例１〕によって特に設けられたツェナタ
イオードＤ２とを、主な構成素子としている。 第２図（５）は、第１図に示す等価回路図の具体的な構
造を説明１“るための■０の要部を示す平面図であり、
第２図ＦＢ）は、第２図面の■−■純における断面図で
ある。なお、第２図（５）において、その図面を見易く
するために、各導電層ｆｌＪｊに設けられるべきｌｆ！
３緑膜は図示しない。□ 第２図（Ａｔ、　０３＋において、４はシリコン単結晶
からなり、かつ、例えばＩ　ＸＩ　Ｏ’″〔原子側／　
ｃｔａ　１程度の低い不純物濃度を有するｐ−型の半導
体基板であり、１０を構成するためのものである。５は
半導体基板４主面部であって、半導体素子間に設けられ
たフィールド絶縁膜であり、それらを電気的に分離する
ためのものである。６はフィールド絶縁膜６下邪の半導
体基板４内に設けられＴこｐ型のチャンネルストッパ領
域であり、前記半導体素子間をより電気的に分離するＴ
こめのものである。 ７は半導体基板４主面上であって、）、イールド絶縁膜
５以外の部分に設けられた第１絶縁膜であり、例えばゲ
ー　ト電極上の熱酸化膜と同時に設けられたＳｉｎ、膜
である３、この絶縁膜は省略することかできる。８は第
１絶縁膜７−１部に設けられた第２絶縁膜であり、ゲー
ト電極、第１．　ｆ？Ａ目配線と第２絶縁膜８Ｆ部に設
けられる第２層目配想との電気的な分離をするためのも
のである。９は半導体基板４周辺部に槍数個設けられた
前述した外部端子（１）であり、例えばアルミニウム膜
からなっている。 】０は半導体基板４主市部であって、外部端子９と後述
する入力段回路との間に設けられた例えば２Ｘ１０”　
〜３ｘｉｏ”［原子例／ｃｍｌ〕程度の高い不純物濃度
を有するｎ＋型半導体領域からなる抵抗（Ｒ７）であり
、外部端子９に印加されるであろう静電破壊を生じるよ
うな予期せぬ過大電圧ななまらせるためのものである。 この抵抗１０は、その一端部が接続孔１１を介して外部
端子９と電気的に接続している。１２は半導体基板４の
主面部に一対でそれぞれ離隔し℃設けられ例えば２×１
０”　〜３　Ｘ　１０　”　［原子側／　ｃｒａ’：ｌ
程度の高い不純物濃度を有するｎ＋型の半導体領域であ
り、夫々の領域がソース領域Ｓおよびドレイン領域りと
なってクランプ用のｎチャンネルＭＩＳＦＥＴＱｓを構
成するためのものである。そして、ドレイン領域りは外
部端子９と入力段回路との間になるように設けられてい
る。また、ドレイン領域りと前記拡散層抵抗１０の他端
部とが一体化されており、電気的に接続されている。１
３は半導体領域１２間の半導体基板４主面上に設けられ
１こゲート電極であり、クランプ用のｎチャンネル導電
型ＭＩＳＦ　Ｅ　Ｔ　Ｑ３を構成するためのものである
。１４は配線であり、その一端部が接続孔１５を介して
半導体領域１２と電気的に接続され、その他端部が接続
孔１６を介してゲート電極１３と電気的に接続されてい
る。１７は配線であり、その一端部が接続孔１８を介し
て半導体領域１２と電気的に接続され、その他端部が接
続孔１９を介して後述する入力段回路を構成するゲート
電極と電気的に接続されている。２０は所定部分の半導
体基板４主面部に設けられたｌＸｌ０”［原子例／ｃｍ
ｌ］程度の不純物濃度を有するｎ−型のウェル領域であ
り、入力段回路の０Ｍｌ５のｐチャンネルＭＩＳＦＥＴ
　Ｑ　＋を構成するためのものである。２１は前記ｎ　
　ｑ（７）ウェル領域２０に隣接もしくは離隔して半導
体基板４主面部に設けられたｐ型のウェル領域であり、
入力段回路の０Ｍｌ５０）ｎチャンネルＭｉＳＦＥＴＱ
、を構成するためのものである。 ２２はｎ−型のウェル領域２ｏ内主面部に一対でそれぞ
れが離隔して設けられたｐ＋型の半導体領域であり、入
力段回路のｐチャンネル導電型ＭＩＳＦＥＴＱ、のソー
ス領域Ｓおよびトンイン領域りを構成するためのもので
ある。２３はｐ型のウェル領域２１門主面部に一対でそ
れぞれが離隔して設けられた例えば２Ｘ１０１９〜３Ｘ
１０”［原子側／　ｃｆ＋ｌ　）］程度の高い不純物濃
度を有するｎ＋型半導体領域であり、入力段回路のｎチ
ャンネル導電型へ＋１ＳＦＥＴＱ２のソース領域Ｓおよ
びドレイン領域ＤｉＫ：構成するためのものである。前
記フラング用のｎチャンネルＭＩＳＦＥＴＱｓを構成す
るための半導体領域１２および抵抗１０は、ＩＣの製造
プロセスにおいて、前記半導体領域２３ど同一製造工程
によって形成されろようになっている。２４は半導体領
域２２間と半導体領域２３間とに共通に設けられたゲー
ト電極であり、ｐチャンネルおよびｎチャンネＡ／ＭＩ
　５ＦＥＴＱ、、％−よびＱ２を構成１−ろためのもの
である。２５は１０の動作電圧ｖｃｃが印加される配線
であり、その一端部が摺続孔２６を介［−でソース領域
Ｓとなる半導体領域２２と電気的に接続されている。２
７は接地τＩＬ位ＧＮＤが印加嘔れる配線であり、その
一端部が接続孔２８を介してソース領域Ｓとなる半導体
領域２３と電気的に接続されている。２９は入力段回路
からの出力信号が印加される配線であり、その一端部が
接続孔３０．３１を介し、でドレイン領域りとなる半導
体領域２２．２３と電気的に接続され、その他端部が他
の回路素子に電気的に接続されろようになっている。３
２は外部端子９と抵抗１０との接続部分であって、抵抗
］０と電気的に接続し、かつそれを覆うように半７．Ｔ
Ｖ：体基板４主面部に設けられた本発明の〔実施例１〕
によるロー型の半導体領域である。その不紳物叡１度は
、例えば１×１０１′″し原子個／　ｃｎｌ　’］程圧
の低い不純物濃度を有し、ており、１００）　’４　造
ゾ「７セスにおいて、前記１】−型のウェル領域２０と
同−卵造工程によって形成されるようになっている。こ
の半導体領域３２は、静電破壊を生じるような予期せぬ
過大電圧が外部端子９に印加され、該予期せぬ過大電圧
が抵抗】０に入力し又も、その人力部（接続孔１１）周
辺の抵抗１０が破壊されないようにするだめのものであ
る。これは、前記入力部に、抵抗１０と半導体基板４と
のｐｎ接合部の寄生的に生ずるダイオードＤ、　よりも
、予期せぬ過大電圧に対する破壊強度が高い半導体領域
３２と半導体基板４とのｐｎ接合部の寄生的に生ずるダ
イオードＤ、を設けろことによる。すなわち、ｎ−型の
半導体領域３２とｐ−型の半導体基板４とのｐｎ接合部
によりて形成される空乏層の伸びが、ｎ＋型の抵抗１０
とｐ−型の半導体基板４とのｐｎＷ合部によって形成さ
れる空乏層の伸びよりも大きいからである。従って、外
部端子９と抵抗１０との接続部分において、静電破壊を
生じるような予期せぬ過大電圧に対する抵抗１０の破壊
強度を向上することができる。 〔実施例■〕 第３図は、本発明の〔実施例Ｈ〕を説明するためのＩＯ
ｌ特に、入力保獲回路の概要を示す等価回路図である。 第３図において、３Ａは外部端子１と入力段回路２との
間に設けられた本発明の〔実施例■〕による入力保獲回
路であり、予期せぬ過大電圧が外部端子Ｉに印加された
場合において、入力段回路２の静電破壊を防止するため
のものである。Ｒ２は抵抗Ｒ７よりも前段に設けられた
本発明の〔実施例■〕による抵抗であり、抵抗Ｒ７と同
様に、静電破壊を生じろような予期せぬ過大電圧をなま
らせるためのものである。この抵抗Ｒ２は、静電破壊を
生じるような予期せぬ過大電圧に対する破壊強度が、前
記抵抗Ｒ８よりも高（なっている。 第４図面は、第３図に示す等価回路図の具体的な構造を
説明する１こめの１０の要部を示す平面図であり、第４
図（Ｅは、第４図（５）のＩＶ　−ＩＶ線における断面
図である。なお、第４図（Ａｌにおいて、第２図（５）
と同様に、その図面を見易くするために、各導電層間に
設けられるべき絶縁膜は図示しない。 第４図（５）、（Ｂ）において、３３は外部端子９と接
接孔３４を介して電気的に接続し、υ［定の半導体基板
４主面部に設けられた例えば２Ｘ１０”〜３ＸＩＯ”［
原子個／　ｃ＋ｆｆ　１程度の高い不純物濃度を有する
ｎ＋型の半導体領域であり、王として金属材料の外部端
子９とシリコン材料との接触抵抗値を低減するためのも
のである。３５は外部端子９と半導体領域３３との接続
部分であって、その一端部が半導体領域３３と電気的に
接続し、その他端部が半導体領域からなる抵抗１０の前
段と電気的に接続し、それらを覆うように半導体基板４
王面部に設けられた本発明の〔実施例■〕によ７１１ｎ
−型の半導体領域である。その不純物濃度は、例えばＩ
　Ｘ　］　（１１′１原子個／　ｃｎｔ　１程鹿の低い
不純物濃度を有しており、１０の製造プロセスにおいて
、前記ｎ−型のウェル領域２０と同一製造工程によって
形成されるようになっている。この半導体領域３５は、
静電破壊を生じるような予期せぬ過大電圧が外部端子９
に印加され、該予期せぬ過大電圧が抵抗１（）に入力し
ても、その入力部周辺の抵抗１０が破壊されないように
するためのものである。これは、前記入力部に、抵抗１
０と半導体基板４とのｐｎ接合部の寄生的に生ずるダイ
オードＤ１　よりも、予期せぬ過大電圧に対する破壊強
度が高い半導体領域３５と半導体基板４とのｐｎ接合部
の寄生的に生ずるダイオードＤ２を設け、かつ、外部端
子９と抵抗１０との間に、半導体領域３５によって抵抗
ｔｏ（、Ｒ＋）よりも高い抵抗値の抵抗Ｒ？を設けるこ
とによる。該抵抗Ｒ２は、それを構成する半導体領域３
５の不純物濃度が低いために、半導体領域３５と半導体
基板４とのｐｎ接合部に形成される空乏層の電圧による
依存性が大きい。すなわち、ＩＯの動作電圧■。Ｃが外
部端子９に印加された場合においては、半導体領域３５
内部に形成される空乏層の伸びが小坏く、抵抗Ｒ２の見
かけ上の抵抗値は小さくなり、静電破壊を生じるようブ
五予期せぬ過大電圧が外部端子９に印加された場合にお
いては、半導体領域：３５同部に形成式れる空乏層の伸
びが大ぎく、抵抗Ｒ２の見かけ士の抵抗値は大きくなる
。従って、外部端子９と抵抗１０との接続部分において
、静電破壊を生じろような予期せぬ過大電圧に対する抵
抗１０の破壊強度な向」ニするとと？ｌ＞に、人力され
る電圧に依存して抵抗値を可変することができろ抵抗Ｒ
２によって、静電破壊を生じるような予期せぬ過大電圧
を充分なまらせてから抵抗１０に人力することができる
。 〔効果〕 （１）半導体領域からなる抵抗を具備し−こｔｘ７；、
人力保護回路を備えた１０において、外部端子９と前記
抵抗１０との接続部分に前記抵抗１０を覆うような同一
導電型でかつそれよりも低い不純物濃度を有’ｆろ半導
体領域３２を半導体基板４主面部に設けたことによって
、それらにより生ずるｐｎ接合部に形成される空乏層の
伸びが抵抗１０と半導体基板４とにより生ずるｐｎ接合
部に形成される空乏層の伸びよりも太き（なり、静電破
壊を生じるようｌ工予期せぬ過大電圧に対する抵抗１０
の破壊強度を向上することができる。 （２）外部端子９と抵抗１０との間に、それらと電気的
に接続し、抵抗１０と同−導を型でそれよりも低い不純
物濃度を有し２、かつ、入力される電圧に依存して抵抗
値を可変することが可能な半導体領域３５を設けたこと
によって、静電破壊を生じるような予期せぬ過大電圧を
なまらせ、予期せぬ過大電圧による抵抗１０の破壊を防
止″ｆろことかできる。 以上本発明者によっ℃なされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その猥旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。 例えば、〔実施例■〕において、接触抵抗を低減するた
めに設けである半導体領域３３を省略することも可能で
ある。また、各半導体領域の導ｍ型が逆である場合にも
本発明を適用することができる。

【図面の簡単な説明】

第１図は、本発明の〔実施例１〕を説明するためのＩＯ
，％に、人力保護回路の概要を示す等価回路図、 第２図面は、第１図に示す等価回路図の具体ｔｌ’Ｊな
構造を説明するための１０の要部を示す平面図、第２図
（Ｂｌは、第２図面の■−■線における断面図、 第３図は、本発明の〔実施例１〕を説明′ｆる定めのＩ
Ｏ，特に、入力保護回路の概要を示す等価回路図、 第４図（５）は、第３図に示す等価回路図の具体的な構
造を説明するための工０の要部を示す平面図、第４図（
１３）は、第４図（５）のＩＶ−ＩＶ線における断面図
である。 図中、１．９・・・外部端子、２・・・人力段１匪路、
３゜３Ａ・・・入力保獲回路、４・・・半導体基板、５
・・・フィールド絶縁膜、６・・・チャンネルストソノ
く領域、７゜８・・・絶縁膜、１０・・・拡散層抵抗、
１１，１５゜１６．１８，１９，２６，２８，３０，３
１゜３４・・・接続孔、１２．２２．２３，３２，３３
゜３５・・・半導体領域、１３．２４・・・グー＋４旧
乞１４．１７，２５，２７．２９・・・自己線、２０゜
２１・・・ウェル領域である。 代理人　弁理士　　高　橋　明　夫、　　、：゛・、ニ
ノ

Claims (1)

1. 【特許請求の範囲】 １、第１導ｍ型の半導体基板の主面部に設けられた入力
   部および該人力部と離隔した出力部を有する第２導電型
   の第１半導体領域と、該第１半導体領域の人力部とその
   一端が電気的に接続し、その他端が外部端子と電気的に
   接続して設けられ１こ第１配線と、前記第１半導体領域
   の出力部とその一端が電気的に接続し、その他端が集積
   回路の所定の素子と電気的に接続して設けられた第２配
   線とからなる人力保護回路を備えた半導体集積回路装置
   にかいて、前記第１半導体領域の少なくとも入力部と電
   気的に接続し、かつ、該入力部を覆うように半導体基板
   内に設けられ１こ第２導電型で第１半導体領域よりも低
   い不純物濃度を有する第２半導体領域を設けたことを特
   徴とする半導体集積回路装置。 ２、前記第１半導体領域は、第２半導体領域内において
   、該第２半導体領域によって部分的に区切られているこ
   とを特徴とする特許請求の範囲第１項記載の半導体集積
   回路装置。