JPS59218620A - 時間軸変動吸収回路 - Google Patents
時間軸変動吸収回路Info
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- JPS59218620A JPS59218620A JP58085409A JP8540983A JPS59218620A JP S59218620 A JPS59218620 A JP S59218620A JP 58085409 A JP58085409 A JP 58085409A JP 8540983 A JP8540983 A JP 8540983A JP S59218620 A JPS59218620 A JP S59218620A
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は時間軸変動吸収回路、特にマルチトラック方
式のデジタル記録装置に適用されるものに関する。
式のデジタル記録装置に適用されるものに関する。
従来、この種の回路としては、第1図に示すようなもの
があった。同図に示すものは、再生回路10、PLL再
生クロック回路12、復調回路14、書込アドレスカウ
ンタ20、メモリ(記憶装置)22.24.26、マル
チプレクサ28.30.32.34.44、読出アドレ
スカウンタ38、続出フレームカウンタ40、トラック
選択カウンタ46などを有する。
があった。同図に示すものは、再生回路10、PLL再
生クロック回路12、復調回路14、書込アドレスカウ
ンタ20、メモリ(記憶装置)22.24.26、マル
チプレクサ28.30.32.34.44、読出アドレ
スカウンタ38、続出フレームカウンタ40、トラック
選択カウンタ46などを有する。
第1図において、先ず、再生回路10は、磁気ヘッドな
どで再生されたデータをデジタル化する。
どで再生されたデータをデジタル化する。
PLL再生クロック回路12は、その再生データに同期
したクロックを再生する。
したクロックを再生する。
復調回路14は、再生回路lOによってデジタル化され
たデータから元のデジタルデータを復調する。また、こ
の復調データからフレーム同期信号の検出を行なう。復
調データはライン16に、フレーム同期信号はライン1
8にそれぞれ出力される。
たデータから元のデジタルデータを復調する。また、こ
の復調データからフレーム同期信号の検出を行なう。復
調データはライン16に、フレーム同期信号はライン1
8にそれぞれ出力される。
書込アドレスカウンタ20は、上記再生クロックに基づ
いてアドレスデータを生成する。さらに、時間軸変動吸
収メモ1J22.24.26の書込アドレス指定を行な
う。
いてアドレスデータを生成する。さらに、時間軸変動吸
収メモ1J22.24.26の書込アドレス指定を行な
う。
マルチプレクサ28.30.32は読出/書込状態の指
定およびアドレス指定の切換を行なう。
定およびアドレス指定の切換を行なう。
読出アドレスカウンタ38は、ライン36から入力され
る、時間軸変動が極めて小さい基準クロックに基づいて
読出アドレスを生成する。また、フレームアドレスカウ
ンタ40tj:読出フレームアドレスを生成する。
る、時間軸変動が極めて小さい基準クロックに基づいて
読出アドレスを生成する。また、フレームアドレスカウ
ンタ40tj:読出フレームアドレスを生成する。
さらに、マルチトラックにおいては、上記符号lO〜3
2で示した構成要素を有するブロック48が各トラック
毎に必要である。そこで、同様の構成要素を有するブロ
ック48 a、 48 b、 480がさらに設け
られている。
2で示した構成要素を有するブロック48が各トラック
毎に必要である。そこで、同様の構成要素を有するブロ
ック48 a、 48 b、 480がさらに設け
られている。
各トラックからの出力42.42 a、 42 b。
420はトラック切換マルチプレクサ44に入力される
。読出トラックはトラック読出カウンタ46によって制
御きれる。
。読出トラックはトラック読出カウンタ46によって制
御きれる。
次に動作について説明する。
復調回路14から出力されたフレーム同期信号によって
、マルチプレクサ28.30.32が各メモリを書込も
しくは読出状態にセットする。
、マルチプレクサ28.30.32が各メモリを書込も
しくは読出状態にセットする。
第2図に示すように、第N回目のフレーム同期信号によ
って、メモ1J24.26が読出状態に、メモリ22が
書込状態にそれぞれセットされる。
って、メモ1J24.26が読出状態に、メモリ22が
書込状態にそれぞれセットされる。
さらに、N+1回目のフレーム同期信号によって、メモ
リ24が書込状態にセットされ、メモリ26が読出状態
にそれぞれセットされる。
リ24が書込状態にセットされ、メモリ26が読出状態
にそれぞれセットされる。
さらに、N+2回目のフレーム同期信号によって、メモ
リ22.24が読出状態に、メモリ26が書込状態にそ
れぞれセットされる。
リ22.24が読出状態に、メモリ26が書込状態にそ
れぞれセットされる。
以後、フレーム同期信号毎に上記3状態が繰返される。
ただし、上記は一例であり、読出状態から書込状態への
セットは、同期信号毎とは限らない。これは、記録装置
の持つジッタ量やメモリ容量に依存する。例えば、2あ
るいは3フレーム毎のように、複数フレーム毎にセット
されることもある。
セットは、同期信号毎とは限らない。これは、記録装置
の持つジッタ量やメモリ容量に依存する。例えば、2あ
るいは3フレーム毎のように、複数フレーム毎にセット
されることもある。
書込状態にセットされたメモリには1フレ一ム分が書込
まれる。次のフレーム同期信号によって、そのメモリか
ら2フレ一ム分が読出される。このときの読出は、上記
基準クロックを用いて行なわれる。この基準クロックは
、水晶発振子などを用いて発生される非常に周波数安定
性の高い高周波信号に基づいて生成される。従って、そ
の基準クロックの時間軸変動は極めて小さい。
まれる。次のフレーム同期信号によって、そのメモリか
ら2フレ一ム分が読出される。このときの読出は、上記
基準クロックを用いて行なわれる。この基準クロックは
、水晶発振子などを用いて発生される非常に周波数安定
性の高い高周波信号に基づいて生成される。従って、そ
の基準クロックの時間軸変動は極めて小さい。
書込が完了すると、先に書込んだlフレーム分のデータ
が1/2〜l・1/4フレ一ム分遅れて読出され、これ
によシ次の書込が始まるI / 2フレーム前に読出が
完了する。″ つまり、各トラック当り3つのメモリを並列に使用する
ことにより、l/2フレ一ム分までのジッタ余裕を持っ
た時間軸変動が吸収されるような回路となっている。
が1/2〜l・1/4フレ一ム分遅れて読出され、これ
によシ次の書込が始まるI / 2フレーム前に読出が
完了する。″ つまり、各トラック当り3つのメモリを並列に使用する
ことにより、l/2フレ一ム分までのジッタ余裕を持っ
た時間軸変動が吸収されるような回路となっている。
ところで、以上のような構成を有する従来の回路では、
各トラック毎に時間軸変動吸収メモリが複数個(通常3
個以上)ずつ必要となる。さらに、マルチトラック化す
ると、メモリの数はさらにそのN倍も必要となる。この
だめ、回路規模が拡大し、装置のコンパクト化、低消費
電力化、低価格化などが妨げられていた。
各トラック毎に時間軸変動吸収メモリが複数個(通常3
個以上)ずつ必要となる。さらに、マルチトラック化す
ると、メモリの数はさらにそのN倍も必要となる。この
だめ、回路規模が拡大し、装置のコンパクト化、低消費
電力化、低価格化などが妨げられていた。
この発明は前述した従来の課題に鑑みてなされたもので
、その目的とするところは、時間軸変動吸収メモリを共
通のメモリで行なえるようにし、これにより回路規模の
縮小化などをはかることができるようにした時間軸変動
吸収回路を提供することにある。
、その目的とするところは、時間軸変動吸収メモリを共
通のメモリで行なえるようにし、これにより回路規模の
縮小化などをはかることができるようにした時間軸変動
吸収回路を提供することにある。
上記の目的を達成するために、この発明は、複数本のト
ラックを用いてデジタル信号列をフレーム単位で記録・
再生する装置の時間軸変動を吸収する回路であって、時
間軸変動吸収メモリの書込アドレス指定を、時間軸変動
の極めて少ない基準クロック(再生データ伝送りロック
fcの2AN倍、ただしAは1以上の有理数、Nはトラ
ック数)により同期を取り、1/2ANfc時間毎に時
間軸変動吸収メモリおよびリード/ライトセレクタに対
して読出もしくは書込指定を行なうだめのコントロール
回路と、同じくl/2ANfC時間毎に同期して書込ト
ラックを選択するための回路を備え、■再生データ伝送
時間(1/fc時間)内に平均してN回以下の読出とN
(2A−1)回以上の書込みのための領域を持たせて、
Nトラン2分の各1データの書込を行なうことにより、
上記N本のトラックの時間軸変動吸収メモリを共通のメ
モリで構成するようにしたことを特徴とする。
ラックを用いてデジタル信号列をフレーム単位で記録・
再生する装置の時間軸変動を吸収する回路であって、時
間軸変動吸収メモリの書込アドレス指定を、時間軸変動
の極めて少ない基準クロック(再生データ伝送りロック
fcの2AN倍、ただしAは1以上の有理数、Nはトラ
ック数)により同期を取り、1/2ANfc時間毎に時
間軸変動吸収メモリおよびリード/ライトセレクタに対
して読出もしくは書込指定を行なうだめのコントロール
回路と、同じくl/2ANfC時間毎に同期して書込ト
ラックを選択するための回路を備え、■再生データ伝送
時間(1/fc時間)内に平均してN回以下の読出とN
(2A−1)回以上の書込みのための領域を持たせて、
Nトラン2分の各1データの書込を行なうことにより、
上記N本のトラックの時間軸変動吸収メモリを共通のメ
モリで構成するようにしたことを特徴とする。
以下、この発明の好適な実施例を図面に基づいて説明す
る。
る。
第3図はこの発明による時間軸変動吸収回路の一実施例
を示す。
を示す。
先ず、第3図において、磁気ヘッドなどにより再生され
たデータは、回路ブロック50にデジタル信号として入
力される。この回路ブロック50内には、PLL (フ
ェーズロックループ)52、復調器54、フレームアド
レスカウンタ56、フレーム内アドレスカウンタ58な
どが含まれている。
たデータは、回路ブロック50にデジタル信号として入
力される。この回路ブロック50内には、PLL (フ
ェーズロックループ)52、復調器54、フレームアド
レスカウンタ56、フレーム内アドレスカウンタ58な
どが含まれている。
PLL52は上記入力データに同期したクロックを発生
する。この同期クロックによって、復調器54が上記入
力データをバイナリ−データ(2進データ)に復調する
。さらに、復調器54はフレーム同期信号を検出する。
する。この同期クロックによって、復調器54が上記入
力データをバイナリ−データ(2進データ)に復調する
。さらに、復調器54はフレーム同期信号を検出する。
このフレーム同期信号は、フレームアドレスカウンタ5
6およびフレーム内アドレスカウンタ58の各リセット
端子にそれぞれ入力される。
6およびフレーム内アドレスカウンタ58の各リセット
端子にそれぞれ入力される。
フレームアドレスカウンタ56およびフレーム内アドレ
スカウンタ58はそれぞれ、後述するアドレスデータを
生成するためのものである。
スカウンタ58はそれぞれ、後述するアドレスデータを
生成するためのものである。
以上の符号52〜58で示した構成要素は、ブロック5
0.50aとして、複数のトラックの各トラック毎に配
設されている。
0.50aとして、複数のトラックの各トラック毎に配
設されている。
さらに、各ブロック内のPLL52にてそれぞれ生成さ
れた伝送りロックfc(Hz)は、書込タイミングを生
成するだめの回路60〜78に入力される。
れた伝送りロックfc(Hz)は、書込タイミングを生
成するだめの回路60〜78に入力される。
他方、時間軸変動が極めて小さいzANfc(Hz)の
基準クロックが、1/2分周回路8oに入力され、これ
によシ書込/読出時間が設定される。分周回路80の出
力は、読出タイミングクロックおよび書込タイミングク
ロックを生成するため、読出タイミングクロック発生器
82及び書込タイミング発生器84に入力される。
基準クロックが、1/2分周回路8oに入力され、これ
によシ書込/読出時間が設定される。分周回路80の出
力は、読出タイミングクロックおよび書込タイミングク
ロックを生成するため、読出タイミングクロック発生器
82及び書込タイミング発生器84に入力される。
読出タイミング発生器82の出力はフレーム内アドレス
カウンタ86に入力される。書込タイミング発生器84
の出力はセット/リセットのフリップフロップ66.6
8のリセット端子に入力される。セット/リセットのフ
リップフロップ66.68はそれぞれ、上記発生器84
の出力と上記伝送りロックfcとによって、トラック間
の書込タイミングを生成する。
カウンタ86に入力される。書込タイミング発生器84
の出力はセット/リセットのフリップフロップ66.6
8のリセット端子に入力される。セット/リセットのフ
リップフロップ66.68はそれぞれ、上記発生器84
の出力と上記伝送りロックfcとによって、トラック間
の書込タイミングを生成する。
書込タイミング発生器84の出力は、書込トラックアド
レスカウンタ92のリセット端子にも入力される。書込
トラックアドレスカウンタ92の出力は、データセレク
タ94、フレーム内アドレスセレクタ96、およびフレ
ームアドレスセレクタ98に入力される。データセレク
タ94、フレーム内アドレスセレクタ96、およびフレ
ームアドレスセレクタ98には、フレーム内アドレスカ
ウンタ58、フレームアドレスカウンタ56の出力もそ
れぞれ入力される。書込アドレスカウンタ92の出力は
、フレーム内アドレスセレクタ96の選択出力と共に、
リード/ライトセレクタ100に入力される。これによ
り、リード/ライトセレクタ100は書込トラックのア
ドレス指定を行なう。リード/ライトセレクタ100に
は、フレーム内アドレスカウンタ86、トラックアドレ
スカウンタ88、フレームアドレスカウンタ90の各カ
ウンタ出力も入力される。リード/ライトモードは1/
2分周回路80の出力クロックによって指定される。メ
モリ102のアドレス端子には、トラック指定された書
込アドレスもしくは読出アドレスのいずれかが入力され
る。また、リード/ライトモード指定によってメモリ1
02から読出されたデータは、フリップフロップ104
によって同期が取シ直され、連続したデータとしてCR
Cチェックなどの回路に入力されるようになっている。
レスカウンタ92のリセット端子にも入力される。書込
トラックアドレスカウンタ92の出力は、データセレク
タ94、フレーム内アドレスセレクタ96、およびフレ
ームアドレスセレクタ98に入力される。データセレク
タ94、フレーム内アドレスセレクタ96、およびフレ
ームアドレスセレクタ98には、フレーム内アドレスカ
ウンタ58、フレームアドレスカウンタ56の出力もそ
れぞれ入力される。書込アドレスカウンタ92の出力は
、フレーム内アドレスセレクタ96の選択出力と共に、
リード/ライトセレクタ100に入力される。これによ
り、リード/ライトセレクタ100は書込トラックのア
ドレス指定を行なう。リード/ライトセレクタ100に
は、フレーム内アドレスカウンタ86、トラックアドレ
スカウンタ88、フレームアドレスカウンタ90の各カ
ウンタ出力も入力される。リード/ライトモードは1/
2分周回路80の出力クロックによって指定される。メ
モリ102のアドレス端子には、トラック指定された書
込アドレスもしくは読出アドレスのいずれかが入力され
る。また、リード/ライトモード指定によってメモリ1
02から読出されたデータは、フリップフロップ104
によって同期が取シ直され、連続したデータとしてCR
Cチェックなどの回路に入力されるようになっている。
以上のような構成によって、読出に同期した書込が可能
になる。そして、これにより、全トラックに対して1つ
のメモリでもって、時間軸の変動を吸収する回路が構成
されるようになっている。
になる。そして、これにより、全トラックに対して1つ
のメモリでもって、時間軸の変動を吸収する回路が構成
されるようになっている。
次に、この発明の動作について説明する。
先ず、従来の方法では、書込アドレス指定と読出アドレ
ス指定との同期が取れていなかった。このため、1つの
メモリでもって書込と読出をデータ伝送タイミング毎に
行なったり、データ伝送の1周期内に複数トラックを1
つのメモリによって多重分割処理したシすることは、書
込エラーもしくは読出エラーを誘発する可能性を大きく
する。
ス指定との同期が取れていなかった。このため、1つの
メモリでもって書込と読出をデータ伝送タイミング毎に
行なったり、データ伝送の1周期内に複数トラックを1
つのメモリによって多重分割処理したシすることは、書
込エラーもしくは読出エラーを誘発する可能性を大きく
する。
そこで、メモリを各トラック当り複数個並列に設けてい
た。そして、フレーム単位でPLL再生クロックによる
書込アドレス指定の書込専用領域およびジッタマージン
を見込み、これによって時間軸変動のないクロックによ
る読出アドレス指定の続出専用領域を設けるようにして
いた。
た。そして、フレーム単位でPLL再生クロックによる
書込アドレス指定の書込専用領域およびジッタマージン
を見込み、これによって時間軸変動のないクロックによ
る読出アドレス指定の続出専用領域を設けるようにして
いた。
これに対し、この発明では、書込アドレス指定の同期を
、読出アドレス指定を行なうクロックによって取る。こ
れにより、1つのメモリでもってN本のトラックの書込
と読出を、読出データ伝送タイミング毎に行なうことが
できるようにしたものである。第4図はその動作タイミ
ングの一例を示す。
、読出アドレス指定を行なうクロックによって取る。こ
れにより、1つのメモリでもってN本のトラックの書込
と読出を、読出データ伝送タイミング毎に行なうことが
できるようにしたものである。第4図はその動作タイミ
ングの一例を示す。
なお、第3図中の符号(!1)〜(→は第4図の(a)
〜(m)に対応している。
〜(m)に対応している。
第4図において、(a)は第3図の回路ブロック50か
らの復調データを示す。(b)はその復調データの伝送
りロックを示す。(C)は回路ブロック50aの復調デ
ータを示す。(d)はその伝送りロックを示す。
らの復調データを示す。(b)はその復調データの伝送
りロックを示す。(C)は回路ブロック50aの復調デ
ータを示す。(d)はその伝送りロックを示す。
(a)と(1))または(C)と(d)の間ではそれぞ
れ同期が取れている。しかし、(b)と(d)のクロッ
クは、別々のトラックからの再生データに基づいて生成
されるものであるため、非同期状態であって、両者の周
波数は必ずしも同じとは言えない。
れ同期が取れている。しかし、(b)と(d)のクロッ
クは、別々のトラックからの再生データに基づいて生成
されるものであるため、非同期状態であって、両者の周
波数は必ずしも同じとは言えない。
(8)は時間軸変動が極めて小さいクロックfOθCを
示す。このクロックは、例えば周波数安定性の優れた水
晶発振子を用いて発生される。このクロックfoscけ
、もちろん上記(bL (d)のクロックと非同期であ
る。このため、データをそのfosc K対して同期さ
せる必要がある。その手段として、先ず、メモリにおけ
る読出タイミングと書込タイミングをfoscに基づい
て決定するようにする。
示す。このクロックは、例えば周波数安定性の優れた水
晶発振子を用いて発生される。このクロックfoscけ
、もちろん上記(bL (d)のクロックと非同期であ
る。このため、データをそのfosc K対して同期さ
せる必要がある。その手段として、先ず、メモリにおけ
る読出タイミングと書込タイミングをfoscに基づい
て決定するようにする。
このとき、読出と書込のタイミング決定は、第3図に示
すように、foscを1/2分周したANfc(Aは係
数でA)l、Nはトラック数、fCはマルチ(複数)ト
ラック状態におけるデータ記録・再生のためのデータ伝
送りロック周波数をそれぞれ示す。) H2のクロック
(第4図の(f′)にて示されるタイミング)によって
、メモリのリード/ライト選択入力およびリード/ライ
トセレクタのコントロール入力を制御することによシ行
なわれる。これによって、読出時間と書込時間は同じに
なる。
すように、foscを1/2分周したANfc(Aは係
数でA)l、Nはトラック数、fCはマルチ(複数)ト
ラック状態におけるデータ記録・再生のためのデータ伝
送りロック周波数をそれぞれ示す。) H2のクロック
(第4図の(f′)にて示されるタイミング)によって
、メモリのリード/ライト選択入力およびリード/ライ
トセレクタのコントロール入力を制御することによシ行
なわれる。これによって、読出時間と書込時間は同じに
なる。
すなわち、1 / 2 ANfc (sea )になる
。また、読出周期は、再生データ伝送りロックfcのA
N倍になっている。
。また、読出周期は、再生データ伝送りロックfcのA
N倍になっている。
次に、書込状態の設定は、先ず、各トラックのデータ伝
送りロックfcを、(f)に示すタイミングクロックに
よって同期を取る。そして、伝送タイミング毎に1/2
ANfc以下のパルス幅を持つクロック(第4図の(g
)、(h)で示す)を生成して、セット−リセットフリ
ップフロップ66.68のセット端子に入力する。また
、各トラックにおける書込タイミングを決定するために
生成された状態変化が、ワンショット回路62.64(
第3図)によって検出される。この検出出力は、書込タ
イミングの立上がりと一致しており、1/Afc(θe
c)の周期のクロック(第4図の(りもしくは(j))
として、上記フリップフロップ66.68のリセット端
子に入力される。
送りロックfcを、(f)に示すタイミングクロックに
よって同期を取る。そして、伝送タイミング毎に1/2
ANfc以下のパルス幅を持つクロック(第4図の(g
)、(h)で示す)を生成して、セット−リセットフリ
ップフロップ66.68のセット端子に入力する。また
、各トラックにおける書込タイミングを決定するために
生成された状態変化が、ワンショット回路62.64(
第3図)によって検出される。この検出出力は、書込タ
イミングの立上がりと一致しており、1/Afc(θe
c)の周期のクロック(第4図の(りもしくは(j))
として、上記フリップフロップ66.68のリセット端
子に入力される。
上記フリップフロップ66.68の出力は、これがフリ
ップフロップ70とゲート72.74に入力されること
により、各トラックに対して、再生データ伝送1周期(
1/fc(sθC))内に1/2ANfc(sθC)の
書込エリアをA倍のマージンでもって1回設けることが
できる(第4図の(k)と(O)。
ップフロップ70とゲート72.74に入力されること
により、各トラックに対して、再生データ伝送1周期(
1/fc(sθC))内に1/2ANfc(sθC)の
書込エリアをA倍のマージンでもって1回設けることが
できる(第4図の(k)と(O)。
さらに、上記フリップフロップ66.68の出力は、各
トラック間において、書込タイミングが一致しないよう
にするため、各トラックにおけるセット−リセットタイ
プのフリップフロップのリセット端子に入力される。書
込タイミングを決定するだめの周期がl / Afc
(sec)であるクロックは、各トラック間においてl
/ AN fc (sec )ずつずらしたものになっ
ている(第4図の(りと(、j))。
トラック間において、書込タイミングが一致しないよう
にするため、各トラックにおけるセット−リセットタイ
プのフリップフロップのリセット端子に入力される。書
込タイミングを決定するだめの周期がl / Afc
(sec)であるクロックは、各トラック間においてl
/ AN fc (sec )ずつずらしたものになっ
ている(第4図の(りと(、j))。
以上のような手段によって、各トラックに対して、読出
タイミングに同期した書込エリアが確保されている。
タイミングに同期した書込エリアが確保されている。
次に、各トラック間のセレクト手段を示す。
先ず、各トラックには、再生データ伝送りロックfcに
同期したデータ出力、およびそのfcによって生成され
るフレーム内アドレスカウンタ出力、およびフレーム同
期信号によって生成されるフレームアドレスカウンタ出
力がある。これらは、データセレクタ、フレーム内アド
レスセレクタ、およびフレームアドレスセレクタにそれ
ぞれ入力される。これらのセレクタには、ANfcのク
ロックによって生成されるトラックアドレスカウンター
\ 鵡璋 の出力が、トラック選択入力として入力される。
同期したデータ出力、およびそのfcによって生成され
るフレーム内アドレスカウンタ出力、およびフレーム同
期信号によって生成されるフレームアドレスカウンタ出
力がある。これらは、データセレクタ、フレーム内アド
レスセレクタ、およびフレームアドレスセレクタにそれ
ぞれ入力される。これらのセレクタには、ANfcのク
ロックによって生成されるトラックアドレスカウンター
\ 鵡璋 の出力が、トラック選択入力として入力される。
トラックアドレスカウンタのリセットに1/Afc(s
ec )の周期である書込タイミングの決定をするため
のいずれか1つのトラックのクロックを用いることによ
り、N(トラック数)カウントが1/fc 周期の間に
A回行なわれるとともに、これらはメモリのリード/ラ
イト切換モードに同期したものとなる。
ec )の周期である書込タイミングの決定をするため
のいずれか1つのトラックのクロックを用いることによ
り、N(トラック数)カウントが1/fc 周期の間に
A回行なわれるとともに、これらはメモリのリード/ラ
イト切換モードに同期したものとなる。
さらに、書込側のセレクタ出力は、リード/ライトセレ
クタに入力される。ANfcのクロックによって、メモ
リのリード/ライトタイミングに同期して、読出アドレ
スカウンタと交互にメモリのアドレスに入力される。
クタに入力される。ANfcのクロックによって、メモ
リのリード/ライトタイミングに同期して、読出アドレ
スカウンタと交互にメモリのアドレスに入力される。
以上の手段により、1つのメモリでもって、マルチトラ
ックにおけるlデータ伝送周期内にAN回の読出と、A
倍の書込余裕を持たせてNトラン2分の書込を分割多重
化することが可能になる。
ックにおけるlデータ伝送周期内にAN回の読出と、A
倍の書込余裕を持たせてNトラン2分の書込を分割多重
化することが可能になる。
さらに、再生データIフレーi分における書込と読出の
関係は、第5図に示すようになっている。
関係は、第5図に示すようになっている。
書込は、1フレーム内において、再生1データ伝Q
送周期内に各トラックともAの書込余裕を持たせて、1
回のみl / 2 ANfc (sea )の書込を行
ない、再生データごとにさらに書込まれていく(第5図
の(a))。
回のみl / 2 ANfc (sea )の書込を行
ない、再生データごとにさらに書込まれていく(第5図
の(a))。
他方、読出は、ジッタマージンを見込んで(見積もって
)、各トラックと4、]/2フレーム程度以上よりも前
のデータを読出し、再生lデータ伝送周期内にAN回の
読出を行ない、再生データ1フレーム内に読出期間の(
A−1)倍の読出禁止期間を設けて、N)ラック分のデ
ータを読出す(第5図の(す)。
)、各トラックと4、]/2フレーム程度以上よりも前
のデータを読出し、再生lデータ伝送周期内にAN回の
読出を行ない、再生データ1フレーム内に読出期間の(
A−1)倍の読出禁止期間を設けて、N)ラック分のデ
ータを読出す(第5図の(す)。
さらに、読出データを連続したものとするため、ANf
cのクロックによって同期を取る(第5図の(C))。
cのクロックによって同期を取る(第5図の(C))。
なお、この発明は、第3図、第4図、第5図にて示した
実施例に限られるものではなく、例えば、読出タイミッ
グクロツク発生器および書込タイミングクロック発生器
の多少の変更によって、1デ一タ伝送期間の前半(もし
くは後半)に読出を連続してNデータ分村ない、後半(
もしくは前半)に連続してNトラン2分のデータを分割
多重により書込むようにすることも可能である。さらに
、読出タイミングは、各トラック当りIブロックで示し
ているが、Nトラック分連続して読出すようにすること
も可能である。
実施例に限られるものではなく、例えば、読出タイミッ
グクロツク発生器および書込タイミングクロック発生器
の多少の変更によって、1デ一タ伝送期間の前半(もし
くは後半)に読出を連続してNデータ分村ない、後半(
もしくは前半)に連続してNトラン2分のデータを分割
多重により書込むようにすることも可能である。さらに
、読出タイミングは、各トラック当りIブロックで示し
ているが、Nトラック分連続して読出すようにすること
も可能である。
以上のように、この発明による時間軸変動吸収回路は、
時間軸変動吸収メモリを共通のメモリで行なえるように
し、これによシ回路規模の縮小化などをはかることがで
きる。
時間軸変動吸収メモリを共通のメモリで行なえるように
し、これによシ回路規模の縮小化などをはかることがで
きる。
第1図は従来の時間軸変動吸収回路の一例を示す回路図
、第2図はその動作例を示すタイミングチャート図、第
3図はこの発明による時間軸変動吸収回路の一実施例を
示す回路図、第4図はその動作例を示すタイミングチャ
ート図、第5図は第3図に示した回路の動作例を示すタ
イミングチャート図である。 各図中同一部材には同一符号を付し、50.50aは再
生データ復調のための回路ブロック、52はPLL、5
’4、は復調器、56はフレームアドレスカウンタ、5
8はフレーム内アドレスカウンタ、80は1/2分周回
路、82は読出タイミングクロック発生器、84は書込
タイミングクロック発生器、86はフレーム内アドレス
カウンタ、88はトラックアドレスカウンタ、90i;
iフレームアドレスカウンタ、92は書込トラックアド
レスカウンタ、94はデータセレクタ、96はフレーム
内アドレスセレクタ、98はフレームアドレスセレクタ
、100はリード/ライトセレクタ、102はメモリ、
104はフリップフロップである。 代理人 弁理士 大 岩 増 雄 (ほか2名) 第2図 (b) メモり24 二=〕==二二二二183丁=
二りこ==(c) i(=・126−==]メ:]=
====]======二==]===]===ン:I
Iに(d) メぞ、す220 (6) メ−vす24a DC=====二===
T区Xヌ■===(f) メモす26〇 二)π=
=======■==二(9) メモリ 22b =
=刈2ヲタζ乙z2ワタタ乙zzzzX===(h)
メモリ24b 二m====1(i) メモリ26
b 二X■X「=m二゛(j) メモ、フ22c (h) メモリ24c =■======二二二二
===[==(Il) メEす26C二DC==rさ
x工==二==]=二(m) 240UT k’y−
tJ %’ %y %7’口【KヌΣコ割し鰺出し
乙4−] 書J込与 手続補正書 (自発) 時間軸変動吸収回路 3、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目2番3号名
称 (601)三菱電機株式会社代表者片山仁八部 4、代理人 住 所 東京都千代田区丸の内二丁目2番3号
三菱電機株式会社内 5、補正の対象 明細書の発明の詳細な説明の欄、図面。 1、事件の表示 特願昭 58−85409号21
発明の名称 デジタル信号再生装置 3、補正をする者 代表者片山仁へ部 6、補正の対象 明細書の発明の名称、特許請求の範囲、発明の詳細な説
明、図面の簡単な説明の欄及び図面。 7、補正の内容 補正個所 補正後の内容 発明の名称 デジタル信号再生装置 特許請求の範囲 別紙のとおり2頁4行
〜7行 [この発明は・・・・・・第1図−1この発明はデジタ
ル信号再生装置、特にマルチトラック方式に適用される
時間軸変動吸収回路を改良したデジタル信号再生装置に
関する。このマルチトラック方式のデジタル信号再生装
置を第6図にブロック図に−C示す。各トラックの再ヘ
ッドより再生されたデジタル信号は再生アンプにより、
2進データに変換するに充分な値まで増幅された後、デ
ータ検出回路により、2進データに変換される。その後
デジタル記録するためにデジタル変調されでいる2進デ
ータは復調器により元の2進データに復号され、テープ
走行変動に伴なう再生データの時間軸変動を吸収する時
間軸座標吸収回路に入力される。その後、上記時間軸変
動吸収回路よりはシリアル状態にて各トラックのデータ
が出力され、誤り訂正が行われた後D/A変換され、元
のアナにログ信号として、装置により出力される。そし
て、従来の時間軸変動吸収回路としては、第1図6頁1
71行〜7頁11行 「佑劇オ↓ 蕗上−,I−一、−111絹顧、↓小」
二 へンのIVグー++1. I−II)二口ηI去
−3− 以上 =4− 特許請求の範囲
、第2図はその動作例を示すタイミングチャート図、第
3図はこの発明による時間軸変動吸収回路の一実施例を
示す回路図、第4図はその動作例を示すタイミングチャ
ート図、第5図は第3図に示した回路の動作例を示すタ
イミングチャート図である。 各図中同一部材には同一符号を付し、50.50aは再
生データ復調のための回路ブロック、52はPLL、5
’4、は復調器、56はフレームアドレスカウンタ、5
8はフレーム内アドレスカウンタ、80は1/2分周回
路、82は読出タイミングクロック発生器、84は書込
タイミングクロック発生器、86はフレーム内アドレス
カウンタ、88はトラックアドレスカウンタ、90i;
iフレームアドレスカウンタ、92は書込トラックアド
レスカウンタ、94はデータセレクタ、96はフレーム
内アドレスセレクタ、98はフレームアドレスセレクタ
、100はリード/ライトセレクタ、102はメモリ、
104はフリップフロップである。 代理人 弁理士 大 岩 増 雄 (ほか2名) 第2図 (b) メモり24 二=〕==二二二二183丁=
二りこ==(c) i(=・126−==]メ:]=
====]======二==]===]===ン:I
Iに(d) メぞ、す220 (6) メ−vす24a DC=====二===
T区Xヌ■===(f) メモす26〇 二)π=
=======■==二(9) メモリ 22b =
=刈2ヲタζ乙z2ワタタ乙zzzzX===(h)
メモリ24b 二m====1(i) メモリ26
b 二X■X「=m二゛(j) メモ、フ22c (h) メモリ24c =■======二二二二
===[==(Il) メEす26C二DC==rさ
x工==二==]=二(m) 240UT k’y−
tJ %’ %y %7’口【KヌΣコ割し鰺出し
乙4−] 書J込与 手続補正書 (自発) 時間軸変動吸収回路 3、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目2番3号名
称 (601)三菱電機株式会社代表者片山仁八部 4、代理人 住 所 東京都千代田区丸の内二丁目2番3号
三菱電機株式会社内 5、補正の対象 明細書の発明の詳細な説明の欄、図面。 1、事件の表示 特願昭 58−85409号21
発明の名称 デジタル信号再生装置 3、補正をする者 代表者片山仁へ部 6、補正の対象 明細書の発明の名称、特許請求の範囲、発明の詳細な説
明、図面の簡単な説明の欄及び図面。 7、補正の内容 補正個所 補正後の内容 発明の名称 デジタル信号再生装置 特許請求の範囲 別紙のとおり2頁4行
〜7行 [この発明は・・・・・・第1図−1この発明はデジタ
ル信号再生装置、特にマルチトラック方式に適用される
時間軸変動吸収回路を改良したデジタル信号再生装置に
関する。このマルチトラック方式のデジタル信号再生装
置を第6図にブロック図に−C示す。各トラックの再ヘ
ッドより再生されたデジタル信号は再生アンプにより、
2進データに変換するに充分な値まで増幅された後、デ
ータ検出回路により、2進データに変換される。その後
デジタル記録するためにデジタル変調されでいる2進デ
ータは復調器により元の2進データに復号され、テープ
走行変動に伴なう再生データの時間軸変動を吸収する時
間軸座標吸収回路に入力される。その後、上記時間軸変
動吸収回路よりはシリアル状態にて各トラックのデータ
が出力され、誤り訂正が行われた後D/A変換され、元
のアナにログ信号として、装置により出力される。そし
て、従来の時間軸変動吸収回路としては、第1図6頁1
71行〜7頁11行 「佑劇オ↓ 蕗上−,I−一、−111絹顧、↓小」
二 へンのIVグー++1. I−II)二口ηI去
−3− 以上 =4− 特許請求の範囲
Claims (1)
- (1)複数本のトラックを用いてデジタル信号列をフレ
ーム単位で記録・再生する装置の時間軸変動を吸収する
回路であって、時間軸変動吸収メモリの書込アドレス指
定を、時間軸変動の極めて少ない基準クロック(再生デ
ータ伝送りロックfcの2AN倍、ただしムは1以上の
有理数、Nはトラック数)によシ同期を取り、1 /
2 A N f 0時間毎に時間軸変動吸収メモリおよ
びリード/ライトセレクタに対して続出もしくは書込指
定を行なうためのコントロール回路と、同じ(1/ 2
AN fc時間毎に同期して書込トラックを選択する
だめの回路を備え、l再生データ伝送時間(1/fc時
間)内に平均してN回以下の読出とN(2A−1)回以
上の書込みのだめの領域を持たせて、Nトラフ2分の各
1データの書込を行なうことにより、上記N本のトラッ
クの時間軸変動吸収メモリを共通のメモリで構成するよ
うにしたことを特徴とする時間軸変動吸収回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58085409A JPS59218620A (ja) | 1983-05-16 | 1983-05-16 | 時間軸変動吸収回路 |
DE19843490228 DE3490228T1 (ja) | 1983-05-16 | 1984-05-15 | |
PCT/JP1984/000242 WO1984004622A1 (en) | 1983-05-16 | 1984-05-15 | Apparatus for reproducing digital signal |
US06/674,926 US4636877A (en) | 1983-05-16 | 1984-05-15 | Apparatus for reproducing multiple track digital signals and including timing control of read/write operations |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58085409A JPS59218620A (ja) | 1983-05-16 | 1983-05-16 | 時間軸変動吸収回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59218620A true JPS59218620A (ja) | 1984-12-08 |
Family
ID=13857997
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58085409A Pending JPS59218620A (ja) | 1983-05-16 | 1983-05-16 | 時間軸変動吸収回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4636877A (ja) |
JP (1) | JPS59218620A (ja) |
DE (1) | DE3490228T1 (ja) |
WO (1) | WO1984004622A1 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2221811B (en) * | 1988-06-28 | 1993-04-28 | Canon Kk | Multichannel digital-signal reproducing apparatus |
JPH0330521A (ja) * | 1989-06-27 | 1991-02-08 | Sony Corp | ディジタル信号デコード装置 |
JPH0461670A (ja) * | 1990-06-28 | 1992-02-27 | Canon Inc | 再生装置 |
US5193164A (en) * | 1990-10-22 | 1993-03-09 | Eastman Kodak Company | Data deskewing apparatus utilizing bank switched random access memories |
US6148385A (en) * | 1997-05-21 | 2000-11-14 | Unisys Corporation | High speed digital electronic memory having a read and write in one cycle |
US6412042B1 (en) | 1999-11-17 | 2002-06-25 | Maxtor Corporation | System and method for improved disk drive performance and reliability |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3982277A (en) * | 1973-12-26 | 1976-09-21 | American Optical Corporation | Timing-error compensation for low-speed tape systems |
US4127878A (en) * | 1975-12-24 | 1978-11-28 | Micro Communications Corporation | Magnetic tape recorder/reproducer for ratio recording with synchronized internal and external clock rates |
US4215430A (en) * | 1978-09-26 | 1980-07-29 | Control Data Corporation | Fast synchronization circuit for phase locked looped decoder |
JPS5597016A (en) * | 1979-01-12 | 1980-07-23 | Mitsubishi Electric Corp | Time axis correcting device |
JPS56137520A (en) * | 1980-03-27 | 1981-10-27 | Sharp Corp | Deskew device |
JPS5864622A (ja) * | 1981-10-13 | 1983-04-18 | Victor Co Of Japan Ltd | デ−タ再生装置 |
-
1983
- 1983-05-16 JP JP58085409A patent/JPS59218620A/ja active Pending
-
1984
- 1984-05-15 DE DE19843490228 patent/DE3490228T1/de not_active Ceased
- 1984-05-15 US US06/674,926 patent/US4636877A/en not_active Expired - Fee Related
- 1984-05-15 WO PCT/JP1984/000242 patent/WO1984004622A1/ja active Application Filing
Also Published As
Publication number | Publication date |
---|---|
DE3490228T1 (ja) | 1987-01-29 |
US4636877A (en) | 1987-01-13 |
WO1984004622A1 (en) | 1984-11-22 |
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