JPS6011515B2 - 信号検出制御回路 - Google Patents

Description

【発明の詳細な説明】 本発明は記録再生装置における信号検出制御回路に関す
る。

音響あるいは画像等の連続信号をディジタル量に変換し
て記録再生を行なうディジタル記録再生装置において、
再生時には再生ディジタル信号の持っているジッタを吸
収する手段を実施するのが普通である。

このジツタ吸収のためにバッファメモリーを用い、バッ
ファメモリーへの書き込みは再生ディジタル信号から抽
出されたクロツクを用いて行ない、読み出し‘ま基準の
発振周波数のクロツクを用いて行なう。ここで抽出され
たクロックの周波数と基準となるクロックの周波数が大
きくずれている場合、バッファメモリーからは不必要な
情報が読み出されることになり、再生信号に雑音が混入
することになる。

また再生時にクロックが抽出されていない時にバッファ
メモリーからの読み出しを実施するとやはり再生信号に
雑音を混入させることになる。このようにディジタル記
録再生装置においてはバッファメモリーの書き込み、読
み出しのタイミングを正しく行なうことが不可決である
。

本発明はコントロールトラック上に記録された一定周波
数の信号を分周した信号と基準周波数の信号と同期させ
ることにより記録時と同一の一定速度でテープを走行さ
せる閉サーボ方式を有したディジタル記録再生装置にお
いて、再生時にコントロールトラックから再生される信
号の周波数を検出し、その周波数が記録時とほぼ同一と
なった時点で閉サーボを構成するための信号を発生させ
、その後同期がとれた時点でバッファメモリーへの書き
込み、読み出しを開始する信号を発生することと、再生
ディジタル信号から抽出されるクロツク信号が終了した
時点でバッファメモリーへの書き込み、読み出しを停止
することにより、再生信号に雑音が混入することを防止
できる信号検出制御回路を提供するものである。

以下本発明の一実施例を図面に基づいて説明する。

第１図にバッファメモリー１を含めたブロック構成を示
す。

再生ディジタル信号６はバッファメモリー１及びクロツ
ク抽出回路２に送られ、クロック抽出回路２により抽出
されたクロツクはバッファメモリー１の書き込みに使用
され、またデータ検出回路３に送られる。クロックが再
生されている限りデータ検出回路３から出力があり、こ
の出力がバッファメモリ−１の制御に使用される。再生
コントロール信号７はサーボ制御検出回路４に送られ、
その出力はサーボ切換９及びバッファメモリー１の制御
に使用される。データ検出回路３とサーボ制御検出回路
４との出力のＡＮＤをＡＮＤゲート５によって取り、こ
れをバッファメモリー１の制御信号とする。データ検出
回路３及びサーボ制御検出回路４を含んだ破線に囲まれ
た部分が本発明の部分である。データ検出回路３は第２
図に示すように実現できる。

第２図を用いて以下動作の説明を行なう。クロツク抽出
回路２からのデータ信号は１／ｎ分回路１１及び信号検
出回路１２に入力される。この信号検出回路１２には更
にデータの任意のビットの信号が入力される。この信号
は復調前の信号を用い、データが読み出されている限り
、クロック信号に従って“１”が信号検出回路１２に書
き込まれるようにする。信号検出回路１２は連続してｎ
個の“１”が書き込まれた時のみ“１”を出力し、連続
してｎ個の“１”が書き込まれなかった場合には“０”
を出力する。この信号検出回路１２の出力を、分撤回路
１１の出力をクロツクとしてフリツプフロツプ１３に読
み込む。

このことによりフリップフロップ１３の出力Ｑは再生デ
ィジタル信号６のデータが連続してｎ個再生されている
限り“１”となり、それ以外の場合は“０”となる。こ
のフリツプフロツプ１３の出力を制御信号としてＮＯＲ
ゲート１４，１５により分周回路１１の出力を計数回路
１６，１７に入力する。

計数値はｍとする。今、再生ディジタル信号６のデータ
が乱れなく再生されている限り、上述したようにフリッ
プフロツプ１３の出力Ｑは“１”であるので、分周回路
１１の出力はＮＯＲゲート１５を通り、計数回礎１７に
入力される。

計数回路１７にｍ個のクロツクが入力されるとキヤリー
出力ＣＡが出力され、このキヤリーＣＡと計数回路１７
へのクロツク入力とのＮＡＮＤ１８を取ることによりク
ロックに同期して計数回路１６を初期状態にリセットす
る。このリセットにより計数回路１６のキャリー出力２
川ま“０”となる。

データは乱れなくｎ個連続して出力され、更にｍ回その
状態を保っていると、計数回路１６はリセット状態とな
り、キャリー出力２川ま“０”を保つ。このキャリー出
力２０を反転した出力２１のデータ検出回路３からの出
力とする。ここでデータがドロップアウトにより欠落し
た場合信号検出回路１２の出力は“０”となり、その結
果計数回路１６に分周回路１１からのクロツクが入力さ
れるが、このような状態がｍ個続かない限り計数回路１
６からはキャリー出力はないので、データ検出回路３の
出力は“１”のままである。

再生ディジタル信号のデータが乱れた場合、つまりデー
タの終了の場合、信号検出回路１２への入力が乱れるの
で、その出力は“０”が連続する。この時には分周回路
１１からのクロツクは計数回路１６に入力されるので、
ｍ個計数の後はたえずキャリ−が出力され、データ検出
回路３は“０”を出力する。この時計数回路１７は初期
状態にリセットされる。このデータ検出回路３を用いて
バッファメモリーの制御を実行できるが、この回路の立
ち上がりが速いためにサーボの同期がかかる以前に動作
するので再生出力に雑音を混入させることになる。

そこでサーボの同期を検出する回路が必要となる。それ
がサーボ制御検出回路１４である。以下、第３図を用い
てその回路の動作を説明する。再生ボタンが押されると
２２の端子に“１”が現われ、このサーボ制御検出回路
４を初期状態にリセットする。

つまり２２の立上がり時に立上がり検出回路２４がリセ
ットパルス（第３図中に示した）を発生しリセットを行
なう。フリップフロツプ３８はリセットされるので出力
ＱＬには“０”が出力されている。この結果サーボ功換
９への出力は“０”となり、テープ走行は開サーボ状態
となっている。次にテープから再生コントロール信号７
が送られてくると、再生コントロール信号検出回路２５
は再生コントロール信号が連続する限り“１”を出力す
る。

再生コントロール信号検出回路２５は、再生コントロー
ル信号７が終了するとりセットパルス（第３図中に示し
た）を発生する。再生コントロール信号７のデューティ
は充分大きいものとしておく。この再生コントロール信
号７の立上がりを検出しリセットパルス（第３図中に示
した）を発生する立上がり検出回路２６により計数回路
３４のリセット端子３３にリセット入力を入れ、計数開
始の初期状態にする。再生コントロール信号７を計数回
路３４の計数期間を決めるゲ−ト信号としてゲート端子
３５に入力する。このゲートにより再生コントロール信
号７よりも十分高い周波数のクロツク２３をクロツク端
子３６に入力し計数を行なう。

この計数値をデコ−ド回路３７でデコードする。再生コ
ントロール信号が正常の周波数であれば定まった計数値
が出力されるので、その時デコード回路３７は“１”を
出力する。正常でない場合は出力は“０”となる。再生
コントロール信号７の立下がり検出回路２７の出力をク
ロツクとして、上のデータをフリップフロップ３８に入
力する。正常の場合、フリツプフロツプ３８の出力ＱＬ
は‘‘１”となりＱ２は０となる。この結果、計数回路
３４のゲート端子３５にはＡＮＤゲート３２を通り“０
”が入力されるので、以後計数は実行しない。

更にＡＮＤゲート２８により“１”が出力され、サーボ
切換９へ送られサーボを閉ループ状態に切換える。正常
でない場合には計数回路３４のゲート端子にはゲート信
号が入力されるので、再び計数を実行する。再生コント
ロ−ル信号が正常になった後、サーボ系が閉ループ状態
で安定するまでの間は再生ディジタル信号のデータは乱
れるのでバッファメモリーへの入力は実行してはいけな
い。そのために遅延回路３９を設け、この遅延回路３９
によりサーボ系が切換わり、閉ループ状態に安定した後
に“１”になる信号をバッファメモリー制御信号として
送るようにする。

サーボ制御検出回路４とデータ検出回路３との出力をＡ
ＮＤゲート５によりＡＮＤし、その結果をバッファメモ
リーーの制御に用いる。以上本発明によれば、サーボ系
を安定する以前にバッファメモリー１への書き込み、読
み出しが行なわれることがなく、更に再生ディジタル信
号が終了後直ちに停止されることになる。

データ検出回路３だけのバッファメモリー１の制御では
、サーボ系が安定する以前に書き込みし読み出しが実行
されるため、再生ディジタル信号が乱れて再生されるの
で、再生信号に雑音が混入することになる。

一方、サーボ制御検出回路４だけのバッファメモリーー
の制御ではこの回路の立下がりが遅いために再生ディジ
タル信号が終了しているにもかかわらず、バッファメモ
リー１への書き込み、読み出しが実行され、再生信号に
雑音が混入することになる。

しかるに本発明では、それぞれの検出回路の欠点を補う
ようになるのでバッファメモリーの制御が正しくなる。

またデータ検出回路３だけによりバッファメモリー１の
制御を行ない、バッファメモリーの容量を充分大きくし
再生ディジタル信号のサーボ切換え時の乱れを吸収でき
るようにすることも可能ではあるが、この場合にはバッ
ファメモリーの容量は非常に大きなものとなり、コスト
高となる。更にサーボ切換え時のデータの乱れの状態は
必らずしも一定ではないので、バッファメモリーの容量
の決定が困難である。

本発明の回路方式によればバッファメモリーの容量は４
・さくてもよく、更にサーボ切換え時のデータの乱れは
問題とはならず容量の決定は容易である。

【図面の簡単な説明】

第１図が本発明の回路を含んだバッファメモリー制御の
ブロック構成図、第２図は本発明のデータ検出回路図、
第３図は本発明のサーボ制御検出回路図である。 １・・・・・・バッファメモリー、２・・・・・・クロ
ック抽出回路、３…・・・データ検出回路、４・・・・
・・サーボ制御検出回路、６・・…・再生ディジタル信
号、７・・・・・・再生コントロール信号、９・・・・
・・サーボ切換。 繁〆図繁Ｚ図 繁７図

Claims (1)

【特許請求の範囲】
1. １ 信号をデイジタル化してテープ上に記録し、再生を
   行なう記録再生装置において、再生時にコントロールト
   ラツク上に記録された一定周波数の信号を再生し、その
   信号を分周し、基準周波数の信号に同期させることによ
   りテープを記録時と同一の一定速度で走行させ、再生デ
   イジタル信号を一定周期でジツタ吸収用バツフアメモリ
   ーに書き込み、一定の基準周波数でそのバツフアメモリ
   ーから読み出すに際し、バツフアメモリーへの書き込み
   、読み出しを開始する時期を再生コントロール信号と基
   準周波数の信号とが同期した時とし、バツフアメモリー
   からの書き込み、読み出しを停止する時期を再生デイジ
   タル信号から抽出されたクロツクが終了した時とするよ
   うに構成したことを特徴とする信号検出制御回路。