JPS6193743A - Ｒａｍ制御方式 - Google Patents
Ｒａｍ制御方式Info
- Publication number
- JPS6193743A JPS6193743A JP21460684A JP21460684A JPS6193743A JP S6193743 A JPS6193743 A JP S6193743A JP 21460684 A JP21460684 A JP 21460684A JP 21460684 A JP21460684 A JP 21460684A JP S6193743 A JPS6193743 A JP S6193743A
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- JP
- Japan
- Prior art keywords
- rams
- counter
- address
- ram
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- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は時分割多重通信装置に係り、特に単位遅延時間
素子としてＲＡＭ （ランダムアクセスメモリ）を使用
し、此れをアドレスを書き込んだＲＯＭ（リードオンリ
メモリ）、及びカウンタによ゛ って制御することによ
り容易に多重化を実現出来るＲＡＭ制御方式に関するも
のである。
素子としてＲＡＭ （ランダムアクセスメモリ）を使用
し、此れをアドレスを書き込んだＲＯＭ（リードオンリ
メモリ）、及びカウンタによ゛ って制御することによ
り容易に多重化を実現出来るＲＡＭ制御方式に関するも
のである。
一般に時分割多重通信装置に於いて多重度の低い装置の
場合には単位遅延時間素子としてシフトレジスタを使用
するが、多重度の高い装置の場合には複数個のＲＡＭ
（ランダムアクセスメモリ）を使用している。
場合には単位遅延時間素子としてシフトレジスタを使用
するが、多重度の高い装置の場合には複数個のＲＡＭ
（ランダムアクセスメモリ）を使用している。
単位遅延時間素子としてＲＡＭを使用する場合は、任意
のデータをＲＡＭに書き込み、希望するクロックタイム
後練データを読み出すことにより希望のクロックタイム
だけ遅延する方法を採っている。従って同−ＲＡＭに対
し頻繁に書き込み、及び読み出しを繰り返すことになる
。
のデータをＲＡＭに書き込み、希望するクロックタイム
後練データを読み出すことにより希望のクロックタイム
だけ遅延する方法を採っている。従って同−ＲＡＭに対
し頻繁に書き込み、及び読み出しを繰り返すことになる
。
本発明の目的は上記従来方式の欠点を除去し、書込み、
読出しのタイミングを倍増し、多重処理を容易とするこ
とが出来るＲＡＭ制御方式を提供することである。
読出しのタイミングを倍増し、多重処理を容易とするこ
とが出来るＲＡＭ制御方式を提供することである。
問題点を解決するための手段は、時分割多重処理に於い
て単位遅延時間素子としてＲＡＭを使用する場合、２つ
のＲＡＭ、前記２つのＲＡＭのいずれかのアドレスを書
込んだＲＯＭ、前記２つのＲＡＭの何れか１つを選択す
るセレクタ、及びカウンタを備え、前記ＲＯＭ、セレク
タ、及びカウンタにより前記２つのＲＡＭのアドレス制
御、及び読出し／書込みの切替えを行うことにより達成
される。
て単位遅延時間素子としてＲＡＭを使用する場合、２つ
のＲＡＭ、前記２つのＲＡＭのいずれかのアドレスを書
込んだＲＯＭ、前記２つのＲＡＭの何れか１つを選択す
るセレクタ、及びカウンタを備え、前記ＲＯＭ、セレク
タ、及びカウンタにより前記２つのＲＡＭのアドレス制
御、及び読出し／書込みの切替えを行うことにより達成
される。
本発明に依ると２つのＲＡＭを一定周期毎に書込み、読
出し専用として切替えることにより、書込み、読出しタ
イミングを倍増すると共にアドレスを書込んだＲＯＭに
よって読出し、又は書込みのどちらかを制御することで
多重化処理を容易に行うことが出来るＲＡＭ１１？１方
式が実現出来ると云う効果が生まれる。
出し専用として切替えることにより、書込み、読出しタ
イミングを倍増すると共にアドレスを書込んだＲＯＭに
よって読出し、又は書込みのどちらかを制御することで
多重化処理を容易に行うことが出来るＲＡＭ１１？１方
式が実現出来ると云う効果が生まれる。
図は本発明に依るＲＡＭ制御方式を１６チヤンネ１
ル多重処理装置に適用した場合の一実施例を示
す図である。
ル多重処理装置に適用した場合の一実施例を示
す図である。
図中、１は１６ＣＨ多重処理装置、２及び３は夫々セレ
クタ、４及び５は夫々ＲＡＭ、６はＲＯＭ、７及び８は
夫々カウンタ（３２進カウンタ）、９はインバータであ
る。
クタ、４及び５は夫々ＲＡＭ、６はＲＯＭ、７及び８は
夫々カウンタ（３２進カウンタ）、９はインバータであ
る。
以下図に従って本発明の詳細な説明する。
本説明に於いては一例として１６ｃＨ多重装置の場合を
例に取って説明する。
例に取って説明する。
入力端子ＩＮから入力した信号は１６ＣＨ多重処理装置
１に於いて多重化処理されて出力端子ＯＵＴに出力され
る。
１に於いて多重化処理されて出力端子ＯＵＴに出力され
る。
此の場合、４．０９６ＭＨｚを基本として動作する処理
となり、３２タイムスロツトを１ピリオドとし、１６ピ
リオドを用いて１６ＣＨ多重処理を行う。
となり、３２タイムスロツトを１ピリオドとし、１６ピ
リオドを用いて１６ＣＨ多重処理を行う。
ＲＡＭ４及び５は共に５１２ワード構成であり、ｌピリ
オドに３２回読出し、又は書込みを行う。
オドに３２回読出し、又は書込みを行う。
１６ピリオドでは、３２ Ｘ １６ ＝ ５１２ワード
となるので、８Ｋｌ（ｚ周期（１２５μｓ周期）で読出
し／書込みを切替えることになる。
となるので、８Ｋｌ（ｚ周期（１２５μｓ周期）で読出
し／書込みを切替えることになる。
セレクタ３はカウンタ７ （３２進カウンタ）とＲＯＭ
６を選択してＲＡＭ４、及び５の下位５ビツトのアドレ
スを制御する。
６を選択してＲＡＭ４、及び５の下位５ビツトのアドレ
スを制御する。
カウンタ８ （３２進カウンタ）は■ＲＡＭ４、及び５
の上位４ビツトのアドレス制御、■８ＫＨｚ毎のＲＡＭ
４、及び５の読出し／書込みの切替え、及び■セレクタ
２、及び３の制御を行う。
の上位４ビツトのアドレス制御、■８ＫＨｚ毎のＲＡＭ
４、及び５の読出し／書込みの切替え、及び■セレクタ
２、及び３の制御を行う。
４、０９６ ＭＨｚのクロフクはカウンタ７、及びカウ
ンタ８に印加する。
ンタ８に印加する。
カウンタ７の出力信号（５ビツト構成）はＲＯＭ６とセ
レクタ３に入力する。ＲＯＭ６にはＲＡＭ４又はＲＡＭ
５のアドレスが書込まれているのでカウンタ７の出力信
号に対応するアドレスをセレクタ３に送出する。
レクタ３に入力する。ＲＯＭ６にはＲＡＭ４又はＲＡＭ
５のアドレスが書込まれているのでカウンタ７の出力信
号に対応するアドレスをセレクタ３に送出する。
一方カウンタ８はカウンタ７の上位カウンタであり、出
力は５ビツトである。
力は５ビツトである。
此の内４ビットはチャンネル番号を表し、ＲＡＭ４、Ｒ
ＡＭ５に印加されてチャンネル番号を指定する。
ＡＭ５に印加されてチャンネル番号を指定する。
５番目のビットは８ＫＨｚ毎に代わり、ＲＡＭ４とＲＡ
Ｍ５に対し交互にライトイネーブル信号を出す。
Ｍ５に対し交互にライトイネーブル信号を出す。
此の５番目のビットが“１″の時、例えばＲＡＭ５に対
しライトイネーブル信号を出すが、インバータ９がある
のでＲＡＭ４に対してはライトイネーブル信号は出ない
。逆に此の５番目のビ・ノドが“０”の時ＲＡＭ５に対
してはライトイネーブル信号が出ないが、インバータ９
があるのでＲＡＭ４に対してはライトイネーブル信号が
出る。
しライトイネーブル信号を出すが、インバータ９がある
のでＲＡＭ４に対してはライトイネーブル信号は出ない
。逆に此の５番目のビ・ノドが“０”の時ＲＡＭ５に対
してはライトイネーブル信号が出ないが、インバータ９
があるのでＲＡＭ４に対してはライトイネーブル信号が
出る。
此の様にカウンタ８の５番目のビットによりＲＡＭ４と
ＲＡＭ５は交互にライトイネーブル状態となる。
ＲＡＭ５は交互にライトイネーブル状態となる。
同時に此の５番目のビットはセレクタ２、及び３に印加
され、セレクタ２ではＲＡＭ４、及びＲＡＭ５の入出方
何れかの信号線を選択し、又セレクタ３ではＲＯＭ及び
カウンタのいずれをＲＡＭ４、及びＲＡＭ５のアドレス
とするかを選択している。
され、セレクタ２ではＲＡＭ４、及びＲＡＭ５の入出方
何れかの信号線を選択し、又セレクタ３ではＲＯＭ及び
カウンタのいずれをＲＡＭ４、及びＲＡＭ５のアドレス
とするかを選択している。
此の様にしてＲＡＭ４、及びＲＡＭ５の何れかが入出力
に選択され、前記したＲＯＭ６からのアドレス信号によ
りＲＡＭ４、又はＲＡＭ５のアドレスが設定され、任意
のチャンネルの任意の処理に対し任意の遅延時間を与え
ることが出来、而も２個のＲＡＭを交互に切分けて使用
するので続出し、書込みのタイミングが倍加される。
に選択され、前記したＲＯＭ６からのアドレス信号によ
りＲＡＭ４、又はＲＡＭ５のアドレスが設定され、任意
のチャンネルの任意の処理に対し任意の遅延時間を与え
ることが出来、而も２個のＲＡＭを交互に切分けて使用
するので続出し、書込みのタイミングが倍加される。
向上記説明は一例として１６ＣＨ多重処理装置の場合に
就いて行ったが、如何なるチャンネル数の多重処理装置
にも当然適用出来る。
就いて行ったが、如何なるチャンネル数の多重処理装置
にも当然適用出来る。
以上詳細に説明した様に本発明によれば、続出し、書込
みのタイミングが倍加され、アドレス制御も容易に出来
るので多重処理を実現する上で多大の効果がある。
みのタイミングが倍加され、アドレス制御も容易に出来
るので多重処理を実現する上で多大の効果がある。
図は本発明に依るＲＡＭ制御方式を１６チヤンネル多重
処理装置に適用した場合の一実施例を示す図である。 図中、ｌは１６ＣＨ多重処理装置、２及び３は夫々セレ
クタ、４及び５は夫々ＲＡＭ、６はＲＯＭ。 ７及び８は夫々カウンタ、９はインバータである。 ！ 口 ！
処理装置に適用した場合の一実施例を示す図である。 図中、ｌは１６ＣＨ多重処理装置、２及び３は夫々セレ
クタ、４及び５は夫々ＲＡＭ、６はＲＯＭ。 ７及び８は夫々カウンタ、９はインバータである。 ！ 口 ！
Claims (1)
- 時分割多重処理に於いて単位遅延時間素子としてＲＡＭ
を使用する場合、２つのＲＡＭ、前記２つのＲＡＭのい
ずれかのアドレスを書込んだＲＯＭ、前記２つのＲＡＭ
の何れか１つを選択するセレクタ、及びカウンタを備え
、前記ＲＯＭ、セレクタ、及びカウンタにより前記２つ
のＲＡＭのアドレス制御、及び読出し／書込みの切替え
を行うことを特徴とするＲＡＭ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21460684A JPS6193743A (ja) | 1984-10-13 | 1984-10-13 | Ｒａｍ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21460684A JPS6193743A (ja) | 1984-10-13 | 1984-10-13 | Ｒａｍ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6193743A true JPS6193743A (ja) | 1986-05-12 |
Family
ID=16658497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21460684A Pending JPS6193743A (ja) | 1984-10-13 | 1984-10-13 | Ｒａｍ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6193743A (ja) |
-
1984
- 1984-10-13 JP JP21460684A patent/JPS6193743A/ja active Pending
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