JPS59207086A - ダイナミツクメモリ装置 - Google Patents
ダイナミツクメモリ装置Info
- Publication number
- JPS59207086A JPS59207086A JP58079243A JP7924383A JPS59207086A JP S59207086 A JPS59207086 A JP S59207086A JP 58079243 A JP58079243 A JP 58079243A JP 7924383 A JP7924383 A JP 7924383A JP S59207086 A JPS59207086 A JP S59207086A
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- line
- data
- data bus
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイナミック・ランダム・アクセス・メモリ素
子を使用したダイナミックメモリ装置に関する。
子を使用したダイナミックメモリ装置に関する。
メモリ素子を用いて大容量のメモリ装置を構成する場合
、メモリ性能指数の優位性から、ダイナミック・ランダ
ム・アクセス・メモリ素子を(・)!用してダイナミッ
ク・メモリ構成とすることが多い。
、メモリ性能指数の優位性から、ダイナミック・ランダ
ム・アクセス・メモリ素子を(・)!用してダイナミッ
ク・メモリ構成とすることが多い。
第1図は従来がら用いられている一般的なダイナミック
メモリ装置の概略を表わしたものである。
メモリ装置の概略を表わしたものである。
CPU (中央処理装置Mlの°7’ トレス&rit
子An〜A15からパラレルに出力されるアドレス情報
12は、8ビツトずつ分けられてアドレスマルチプレク
ザ13に人力される。そしてタイミンクジェネレータ1
4から供給される制御信号15によって交互にダイナミ
ック・ランダム・アクセス・メモリ素子(以下D−RA
Mと略称する)16のアドレス端子AO〜A7に供給さ
れる。D−RΔM16はリフレッシュ動作を必要とする
ので、リフレッシュタイマ17の決定する周期でリフレ
ッシュアドレスジエネレーク18がらリフレッシュアド
レス19を出力させる。このリフレッシュアドレス19
はアドレスマルチプレクザ13に供給され、D−R’A
M16のアドレス端子へ0〜Δ7に供給されることにな
る。
子An〜A15からパラレルに出力されるアドレス情報
12は、8ビツトずつ分けられてアドレスマルチプレク
ザ13に人力される。そしてタイミンクジェネレータ1
4から供給される制御信号15によって交互にダイナミ
ック・ランダム・アクセス・メモリ素子(以下D−RA
Mと略称する)16のアドレス端子AO〜A7に供給さ
れる。D−RΔM16はリフレッシュ動作を必要とする
ので、リフレッシュタイマ17の決定する周期でリフレ
ッシュアドレスジエネレーク18がらリフレッシュアド
レス19を出力させる。このリフレッシュアドレス19
はアドレスマルチプレクザ13に供給され、D−R’A
M16のアドレス端子へ0〜Δ7に供給されることにな
る。
アービタ21はリフレッシュ動作の行われる以外の期間
においてコマンド情報22を受は入れ、クチw r=信
号23、CAS信号24およびRAS信号25を出力す
る。WE信号23はバ・ノファ2Gを介してD−RAM
16のWE端子に供給され、書き込みのイネーブル信号
として用いられる。
においてコマンド情報22を受は入れ、クチw r=信
号23、CAS信号24およびRAS信号25を出力す
る。WE信号23はバ・ノファ2Gを介してD−RAM
16のWE端子に供給され、書き込みのイネーブル信号
として用いられる。
CΔS信号24はバッファ27を介してD−RAM41
6のCΔS端子に供給され、CO,LUMN(列)アド
レスの読出し制御に用いられる。RAS信号25はRA
Sデコーダ28に供給され、ノくンクアドレスラッチ2
9にラッチされたノhンク(メモリ容量単位)切り換え
のためのデータの解読が行われる。解読結果はD−RA
M16のRAS端子に供給され、バンクの選択が行われ
る。これは、D−RAM16のアドレスできる範囲を拡
張するためのものである。データノース・バ・ノファ3
0は、アービタ21から供給されるリード・ライト信号
31に基づいて、CPU11とD−RAM16の間でデ
ータ32の入出力を行わせる。
6のCΔS端子に供給され、CO,LUMN(列)アド
レスの読出し制御に用いられる。RAS信号25はRA
Sデコーダ28に供給され、ノくンクアドレスラッチ2
9にラッチされたノhンク(メモリ容量単位)切り換え
のためのデータの解読が行われる。解読結果はD−RA
M16のRAS端子に供給され、バンクの選択が行われ
る。これは、D−RAM16のアドレスできる範囲を拡
張するためのものである。データノース・バ・ノファ3
0は、アービタ21から供給されるリード・ライト信号
31に基づいて、CPU11とD−RAM16の間でデ
ータ32の入出力を行わせる。
第2図はこのようなダイナミックメモリ装置に用いられ
た従来のデータ出力端を表わしたものである。CP L
Jとデータバス・バッファ30の間には8本のデータバ
ス・ラインDBo 〜DB、が接続されている。データ
バス・バッファ30 トD 、、、−RAM16の間に
は、D−RAM k 6のそれぞれのデータ入力端子D
I、Iとデータ出力端子D o II T に対応させ
て16本のデータ)<ス・ラインが接続されており、リ
ード・ライト信号31によるトライステートバッファの
制御によって、データの転送される方向が選択されるよ
うになっている。
た従来のデータ出力端を表わしたものである。CP L
Jとデータバス・バッファ30の間には8本のデータバ
ス・ラインDBo 〜DB、が接続されている。データ
バス・バッファ30 トD 、、、−RAM16の間に
は、D−RAM k 6のそれぞれのデータ入力端子D
I、Iとデータ出力端子D o II T に対応させ
て16本のデータ)<ス・ラインが接続されており、リ
ード・ライト信号31によるトライステートバッファの
制御によって、データの転送される方向が選択されるよ
うになっている。
第3図を基にこのダイナミックメモリ装置におけるデー
タの読出しタイミングを説明する。同図aに示ずRΔS
信号25がL(ロー)レベルとなった区間において、W
E信号23(同図d)が14(ハイ)レベルに設定され
ると、CΔS信号24(同図b)がLレベルとなる。こ
のとき、アドレス情報12(同図C)のROW (行)
アドレスの次のアドレスとしてCOLUMNアドレスが
D −RAM16に供給され、選択されたバンクと併せ
て読み出すべきデータのアドレスが特定される。
タの読出しタイミングを説明する。同図aに示ずRΔS
信号25がL(ロー)レベルとなった区間において、W
E信号23(同図d)が14(ハイ)レベルに設定され
ると、CΔS信号24(同図b)がLレベルとなる。こ
のとき、アドレス情報12(同図C)のROW (行)
アドレスの次のアドレスとしてCOLUMNアドレスが
D −RAM16に供給され、選択されたバンクと併せ
て読み出すべきデータのアドレスが特定される。
そして所定の時間が経過すると、それまで高インピーダ
ンスに保たれていたデータバスの読み出し+ttllの
線路が低インピーダンスとなり、D−RAM16の出力
端子り。、1からデータの読み出しが行われる(同図e
)。読み出しデータの確定後に、線路は内び高インピー
ダンスとなる。
ンスに保たれていたデータバスの読み出し+ttllの
線路が低インピーダンスとなり、D−RAM16の出力
端子り。、1からデータの読み出しが行われる(同図e
)。読み出しデータの確定後に、線路は内び高インピー
ダンスとなる。
ところでデータバスの一部を取り出した第4図に示すよ
うに、D−RAM16の出力端子り。IJTには通常7
pF程度の出力容量34が存在する。
うに、D−RAM16の出力端子り。IJTには通常7
pF程度の出力容量34が存在する。
またこの出力端子り。LIT とデータバス・ノくンフ
ァ30の入力端D1 の間には、線路による分布(浮遊
)容量35が存在する。このため線路が長くなるとリン
キングが発生ずることになる。第5図aである時間に確
定されたデニク36がHレベルであり、これ以前のデー
タ(図示せず)がLレベルであったとする。この場合、
同図すに示すように、デーり36がHレベルに確定した
当初において、データバス・バッファの入力端でリンギ
ング37が検出される。このリンギング37がスレッシ
ョルドレベルを越えると、誤動作を発生させることにな
る。
ァ30の入力端D1 の間には、線路による分布(浮遊
)容量35が存在する。このため線路が長くなるとリン
キングが発生ずることになる。第5図aである時間に確
定されたデニク36がHレベルであり、これ以前のデー
タ(図示せず)がLレベルであったとする。この場合、
同図すに示すように、デーり36がHレベルに確定した
当初において、データバス・バッファの入力端でリンギ
ング37が検出される。このリンギング37がスレッシ
ョルドレベルを越えると、誤動作を発生させることにな
る。
一方、データ36の読み出し後には、前記したように線
路が高インピーダンスとなる。Hレベルのデータ36に
より線路の分布容重に充電が行われる結果、わずかずつ
放電が行われるものの線路はこの後も高レベルの電位を
保つことになる。従って次の読み出しが行われるときに
そのデータ38がLレベルであれば、電荷の急激な放電
39が行われる。このとき放電電流を原因とするノイズ
によって装置の誤動作が発生ずる場合がある。
路が高インピーダンスとなる。Hレベルのデータ36に
より線路の分布容重に充電が行われる結果、わずかずつ
放電が行われるものの線路はこの後も高レベルの電位を
保つことになる。従って次の読み出しが行われるときに
そのデータ38がLレベルであれば、電荷の急激な放電
39が行われる。このとき放電電流を原因とするノイズ
によって装置の誤動作が発生ずる場合がある。
従来ではこのための対策として、D−RAM16の電源
側にノイズ除去用のコンデンサを配設することが行われ
た。このコンデンジはデータバスの各ラインごとに個別
に設ける必要があったので、装置のコストをアップさせ
る原因となっていた。
側にノイズ除去用のコンデンサを配設することが行われ
た。このコンデンジはデータバスの各ラインごとに個別
に設ける必要があったので、装置のコストをアップさせ
る原因となっていた。
本発明はこのような事情に鋪み、データバスの線路に充
電された電荷を次のデータの転送が行われる前に放電さ
せることのできるダイナミックメモリ装置を提供するこ
とをその目的とする。
電された電荷を次のデータの転送が行われる前に放電さ
せることのできるダイナミックメモリ装置を提供するこ
とをその目的とする。
本発明では、I)−RAMに一端を接続されたブタバス
ラインとクランドとの間に、パスラインの分布容漬に充
電された電荷を放電させるための抵抗を接続し、この抵
抗と容量分によって決定される11!1定数で電荷の放
電を行わせる。
ラインとクランドとの間に、パスラインの分布容漬に充
電された電荷を放電させるための抵抗を接続し、この抵
抗と容量分によって決定される11!1定数で電荷の放
電を行わせる。
以下実施例につき本発明の詳細な説明する。
〔第1の実施例〕
第6図は本発明の第1の実施例におけるダイナミックメ
モリ装置の要部を表わしたものである。
モリ装置の要部を表わしたものである。
D −RΔM16の各出力端子D o 11 丁 とデ
ータバス・バッファ30のこれらに対応する入力端D1
を結ぶ磁路1ごは、抵抗41の一端が接続されており
、その他端は接地されている。これらの抵抗41は、両
容量34.35との組合せによって構成されるCR回路
の時定数が適切な値となるようにその値が選定される。
ータバス・バッファ30のこれらに対応する入力端D1
を結ぶ磁路1ごは、抵抗41の一端が接続されており
、その他端は接地されている。これらの抵抗41は、両
容量34.35との組合せによって構成されるCR回路
の時定数が適切な値となるようにその値が選定される。
抵抗41の値が大きすぎる場合には、線路が高インピー
ダンスとなった時間帯に放電が迅速に行われず、ノイズ
を十分抑制することができない。
ダンスとなった時間帯に放電が迅速に行われず、ノイズ
を十分抑制することができない。
これに対して抵抗41の値が小さずぎると、データの転
送時に抵抗41を通ってグランドに流れ込んでしまう電
流が増加し、ドライフ効率が悪くなる。本実施例では各
線路に接続する抵抗41をそれぞれ5にΩに設定してい
る。第7図は第51’!lに対応させたもので、この実
施例におけるデータの読出し状態を表わしている。同図
すに示した出力波形から、ノイズの発生が有効に防止さ
れることがわかる。
送時に抵抗41を通ってグランドに流れ込んでしまう電
流が増加し、ドライフ効率が悪くなる。本実施例では各
線路に接続する抵抗41をそれぞれ5にΩに設定してい
る。第7図は第51’!lに対応させたもので、この実
施例におけるデータの読出し状態を表わしている。同図
すに示した出力波形から、ノイズの発生が有効に防止さ
れることがわかる。
〔第2の実施例〕
第8図は本発明の第2の実施例におけるダイナミックメ
モリ装置の要部を表わしたものである。
モリ装置の要部を表わしたものである。
第4図と同一部分には同一の符号を付し、それらの説明
を省略、する。このダイナミックメモリ装置において、
D−RΔM16の各出力端子り。U、とデータバス・バ
ッファ30のこれらに対応する入力端り、を結ぶ線路に
は、それぞれ抵抗値の異なる抵抗41.〜418が接続
されている。第1の抵抗41、の抵抗値はIkΩである
。以後1111iに11(Ωずつ抵抗値が増大し、第8
の抵抗41,1の抵抗イ直は8にΩとなっ−Cいる。
を省略、する。このダイナミックメモリ装置において、
D−RΔM16の各出力端子り。U、とデータバス・バ
ッファ30のこれらに対応する入力端り、を結ぶ線路に
は、それぞれ抵抗値の異なる抵抗41.〜418が接続
されている。第1の抵抗41、の抵抗値はIkΩである
。以後1111iに11(Ωずつ抵抗値が増大し、第8
の抵抗41,1の抵抗イ直は8にΩとなっ−Cいる。
第9図は第5図および第7図に対応させたものである。
ただし図す、 は抵抗411 の接続された線路の出力
波形を表わし、以下同様にして例えば図す。は抵抗41
6の接続された線路の出力波形を表わしている。このよ
うにこの実施例の装置では、各線路におけるCR回路の
時定数が異なり、放電に要する時間が段階的に変化して
いる。この結果、例えば第1の抵抗411 に比較的大
きな放電電流が流れているとき、第8の抵抗418には
またほとんど放電電流が流れていないという現象が発生
ずる。ずなゎら放電“電流が各時点においてほぼ均一化
し、各線路での局所的なノイズの抑制ばかりてなく、線
路の相互影響によって発生ずるノイスをも分散させ、こ
れを十分抑制することができる。
波形を表わし、以下同様にして例えば図す。は抵抗41
6の接続された線路の出力波形を表わしている。このよ
うにこの実施例の装置では、各線路におけるCR回路の
時定数が異なり、放電に要する時間が段階的に変化して
いる。この結果、例えば第1の抵抗411 に比較的大
きな放電電流が流れているとき、第8の抵抗418には
またほとんど放電電流が流れていないという現象が発生
ずる。ずなゎら放電“電流が各時点においてほぼ均一化
し、各線路での局所的なノイズの抑制ばかりてなく、線
路の相互影響によって発生ずるノイスをも分散させ、こ
れを十分抑制することができる。
〔第3の実施例〕
第10図は本発明の第3の実施例におけるダイナミック
メモリ装置の要部を表わしたものである。
メモリ装置の要部を表わしたものである。
第3図で既に説明したように、CΔS信号24がLレベ
ルに変化するよりも以前にWE信号23がI」レベルに
確定すれば、D−RΔMI6におけるデータの読み出し
と書き込みが時間的に01するおそれがない。従ってア
ーリー・ライトザイクル動作と呼ばれるこのような動作
が行われるダイナミックメモリ装置では、D−RΔM]
6とデータバス・バッファ30の間に入力、出力それぞ
れ個別の線路を接続する必要がない。ずなわちデータ゛
バス・ハソファ300Å力側D+ と出力側り。を接
続し、各線路をそれぞれ1本化することができる。この
場合に線路とグランド・間に接続する抵抗41′は、第
1の実施例のように各線路共同−の値の抵抗41であっ
ても良いし、線路ごとに異ならせた抵抗411〜418
であっても良い。
ルに変化するよりも以前にWE信号23がI」レベルに
確定すれば、D−RΔMI6におけるデータの読み出し
と書き込みが時間的に01するおそれがない。従ってア
ーリー・ライトザイクル動作と呼ばれるこのような動作
が行われるダイナミックメモリ装置では、D−RΔM]
6とデータバス・バッファ30の間に入力、出力それぞ
れ個別の線路を接続する必要がない。ずなわちデータ゛
バス・ハソファ300Å力側D+ と出力側り。を接
続し、各線路をそれぞれ1本化することができる。この
場合に線路とグランド・間に接続する抵抗41′は、第
1の実施例のように各線路共同−の値の抵抗41であっ
ても良いし、線路ごとに異ならせた抵抗411〜418
であっても良い。
以上説明したように本発明によればデータバスの容量分
に充電された電荷を抵抗を通して放電させることとした
ので、□抵抗値により線路インピータンスを適宜調整す
ることができ、線路インピーダンスの低下に伴う悪影響
を十分避けることができる。
に充電された電荷を抵抗を通して放電させることとした
ので、□抵抗値により線路インピータンスを適宜調整す
ることができ、線路インピーダンスの低下に伴う悪影響
を十分避けることができる。
第1図は一般的なダイナミックメモリ装置の構成を示す
ブロック図、第2図は従来用いられていたダイナミック
メモリ%iにおけるデータバスとD−RAMの線路図、
第31!j+はこのダイナミックメモリ装置におけるデ
ータの読出しサイクルを説明するだめのタイミング図、
第4図は第2図に示した装置の一部を示す等価回路図、
第5図はこの従来の装置におけるデータの読出し出力波
形を説明するだめの説明図、第6図は本発明の第1の実
施例におけるダイナミックメモリ装置の要部を示す等価
回路図、第7図はこの実施例におけるデータの読出し出
力波形を説明するだめの説明図、第8図は本発明の第2
の実施例におけるダイナミックメモリ装置の要部を示す
等価回路図、第9図はこの第2の実施例におけるデータ
の読出し出力波J[aを説明するための説明図、第10
図は′fIIJ3の実施例におけるダイナミックメモリ
装置の・止部を小ず結線図である。 16・・・・・ダイナミックメモリ装置、34・・・・
出力容量、 35・・・・・・分布容量、 41.41’、411〜418・・・・・抵抗、DB、
−DB、・・・・・・データパスライン。 出 願 人 富士七ロックス株式会社 代 理 人 弁理士 山 内 梅 bJL
ブロック図、第2図は従来用いられていたダイナミック
メモリ%iにおけるデータバスとD−RAMの線路図、
第31!j+はこのダイナミックメモリ装置におけるデ
ータの読出しサイクルを説明するだめのタイミング図、
第4図は第2図に示した装置の一部を示す等価回路図、
第5図はこの従来の装置におけるデータの読出し出力波
形を説明するだめの説明図、第6図は本発明の第1の実
施例におけるダイナミックメモリ装置の要部を示す等価
回路図、第7図はこの実施例におけるデータの読出し出
力波形を説明するだめの説明図、第8図は本発明の第2
の実施例におけるダイナミックメモリ装置の要部を示す
等価回路図、第9図はこの第2の実施例におけるデータ
の読出し出力波J[aを説明するための説明図、第10
図は′fIIJ3の実施例におけるダイナミックメモリ
装置の・止部を小ず結線図である。 16・・・・・ダイナミックメモリ装置、34・・・・
出力容量、 35・・・・・・分布容量、 41.41’、411〜418・・・・・抵抗、DB、
−DB、・・・・・・データパスライン。 出 願 人 富士七ロックス株式会社 代 理 人 弁理士 山 内 梅 bJL
Claims (1)
- ランダム・アクセス・メモリ素子と、パラレルなテソー
クをこのランダム・アクセス・メモリ素子から読み出す
ために用いる複数の線路と、これらの線路とグランド間
に個別に接続されそれぞれの線路の容量分とによるCR
時定数でこれらの線路上に存在する電画を仕較的緩やか
に放出するだめの抵抗とを具備することを特徴とするダ
イナミックメモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58079243A JPS59207086A (ja) | 1983-05-09 | 1983-05-09 | ダイナミツクメモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58079243A JPS59207086A (ja) | 1983-05-09 | 1983-05-09 | ダイナミツクメモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59207086A true JPS59207086A (ja) | 1984-11-24 |
JPH0576119B2 JPH0576119B2 (ja) | 1993-10-21 |
Family
ID=13684413
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58079243A Granted JPS59207086A (ja) | 1983-05-09 | 1983-05-09 | ダイナミツクメモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59207086A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6018894A (ja) * | 1983-07-12 | 1985-01-30 | Fujitsu Ltd | 半導体装置 |
EP0262531A2 (en) * | 1986-09-19 | 1988-04-06 | Fujitsu Limited | Semiconductor memory device having data bus reset circuit |
-
1983
- 1983-05-09 JP JP58079243A patent/JPS59207086A/ja active Granted
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6018894A (ja) * | 1983-07-12 | 1985-01-30 | Fujitsu Ltd | 半導体装置 |
JPH0419633B2 (ja) * | 1983-07-12 | 1992-03-31 | Fujitsu Ltd | |
EP0262531A2 (en) * | 1986-09-19 | 1988-04-06 | Fujitsu Limited | Semiconductor memory device having data bus reset circuit |
Also Published As
Publication number | Publication date |
---|---|
JPH0576119B2 (ja) | 1993-10-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR940000148B1 (ko) | 듀얼포트 반도체 기억장치 | |
JP4649619B2 (ja) | ランダムアクセスメモリにおける列アクセスの加速化用データバス構造 | |
US4603403A (en) | Data output circuit for dynamic memory device | |
JPH0517582B2 (ja) | ||
JP2007504600A (ja) | 抵抗メモリ用の一体型電荷感知方式 | |
WO1984001230A1 (en) | Serial data mode circuit for a memory | |
US6741520B1 (en) | Integrated data input sorting and timing circuit for double data rate (DDR) dynamic random access memory (DRAM) devices | |
JPH10134563A (ja) | メモリ駆動回路 | |
US4455627A (en) | Static type semiconductor memory device | |
JPH0520834B2 (ja) | ||
JPS59207086A (ja) | ダイナミツクメモリ装置 | |
US4575796A (en) | Information processing unit | |
JPS62293596A (ja) | 連想記憶装置 | |
JPS6376193A (ja) | 半導体記憶装置 | |
JPH0223959B2 (ja) | ||
US4045684A (en) | Information transfer bus circuit with signal loss compensation | |
US5173875A (en) | Semiconductor memory device | |
JP3672968B2 (ja) | ブースト回路 | |
JPS593792A (ja) | 半導体記憶装置 | |
US20020039320A1 (en) | Semiconductor memory device and bit line isolation gate arrangement method thereof | |
JPH08315583A (ja) | 半導体集積回路 | |
JPS6363200A (ja) | 半導体記憶装置 | |
JP2835079B2 (ja) | 半導体記憶装置の制御方法 | |
SU1520527A1 (ru) | Устройство формировани адреса ЭВМ локальной вычислительной сети | |
JPH0784985A (ja) | 出力回路 |