JPS59207086A - ダイナミツクメモリ装置 - Google Patents
ダイナミツクメモリ装置Info
- Publication number
- JPS59207086A JPS59207086A JP58079243A JP7924383A JPS59207086A JP S59207086 A JPS59207086 A JP S59207086A JP 58079243 A JP58079243 A JP 58079243A JP 7924383 A JP7924383 A JP 7924383A JP S59207086 A JPS59207086 A JP S59207086A
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- JP
- Japan
- Prior art keywords
- resistor
- line
- data
- data bus
- memory device
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイナミック・ランダム・アクセス・メモリ素
子を使用したダイナミックメモリ装置に関する。
子を使用したダイナミックメモリ装置に関する。
メモリ素子を用いて大容量のメモリ装置を構成する場合
、メモリ性能指数の優位性から、ダイナミック・ランダ
ム・アクセス・メモリ素子を（・）！用してダイナミッ
ク・メモリ構成とすることが多い。
、メモリ性能指数の優位性から、ダイナミック・ランダ
ム・アクセス・メモリ素子を（・）！用してダイナミッ
ク・メモリ構成とすることが多い。
第１図は従来がら用いられている一般的なダイナミック
メモリ装置の概略を表わしたものである。
メモリ装置の概略を表わしたものである。
ＣＰＵ （中央処理装置Ｍｌの°７’ トレス＆ｒｉｔ
子Ａｎ〜Ａ１５からパラレルに出力されるアドレス情報
１２は、８ビツトずつ分けられてアドレスマルチプレク
ザ１３に人力される。そしてタイミンクジェネレータ１
４から供給される制御信号１５によって交互にダイナミ
ック・ランダム・アクセス・メモリ素子（以下Ｄ−ＲＡ
Ｍと略称する）１６のアドレス端子ＡＯ〜Ａ７に供給さ
れる。Ｄ−ＲΔＭ１６はリフレッシュ動作を必要とする
ので、リフレッシュタイマ１７の決定する周期でリフレ
ッシュアドレスジエネレーク１８がらリフレッシュアド
レス１９を出力させる。このリフレッシュアドレス１９
はアドレスマルチプレクザ１３に供給され、Ｄ−Ｒ’Ａ
Ｍ１６のアドレス端子へ０〜Δ７に供給されることにな
る。
子Ａｎ〜Ａ１５からパラレルに出力されるアドレス情報
１２は、８ビツトずつ分けられてアドレスマルチプレク
ザ１３に人力される。そしてタイミンクジェネレータ１
４から供給される制御信号１５によって交互にダイナミ
ック・ランダム・アクセス・メモリ素子（以下Ｄ−ＲＡ
Ｍと略称する）１６のアドレス端子ＡＯ〜Ａ７に供給さ
れる。Ｄ−ＲΔＭ１６はリフレッシュ動作を必要とする
ので、リフレッシュタイマ１７の決定する周期でリフレ
ッシュアドレスジエネレーク１８がらリフレッシュアド
レス１９を出力させる。このリフレッシュアドレス１９
はアドレスマルチプレクザ１３に供給され、Ｄ−Ｒ’Ａ
Ｍ１６のアドレス端子へ０〜Δ７に供給されることにな
る。
アービタ２１はリフレッシュ動作の行われる以外の期間
においてコマンド情報２２を受は入れ、クチｗ ｒ＝信
号２３、ＣＡＳ信号２４およびＲＡＳ信号２５を出力す
る。ＷＥ信号２３はバ・ノファ２Ｇを介してＤ−ＲＡＭ
１６のＷＥ端子に供給され、書き込みのイネーブル信号
として用いられる。
においてコマンド情報２２を受は入れ、クチｗ ｒ＝信
号２３、ＣＡＳ信号２４およびＲＡＳ信号２５を出力す
る。ＷＥ信号２３はバ・ノファ２Ｇを介してＤ−ＲＡＭ
１６のＷＥ端子に供給され、書き込みのイネーブル信号
として用いられる。
ＣΔＳ信号２４はバッファ２７を介してＤ−ＲＡＭ４１
６のＣΔＳ端子に供給され、ＣＯ，ＬＵＭＮ（列）アド
レスの読出し制御に用いられる。ＲＡＳ信号２５はＲＡ
Ｓデコーダ２８に供給され、ノくンクアドレスラッチ２
９にラッチされたノｈンク（メモリ容量単位）切り換え
のためのデータの解読が行われる。解読結果はＤ−ＲＡ
Ｍ１６のＲＡＳ端子に供給され、バンクの選択が行われ
る。これは、Ｄ−ＲＡＭ１６のアドレスできる範囲を拡
張するためのものである。データノース・バ・ノファ３
０は、アービタ２１から供給されるリード・ライト信号
３１に基づいて、ＣＰＵ１１とＤ−ＲＡＭ１６の間でデ
ータ３２の入出力を行わせる。
６のＣΔＳ端子に供給され、ＣＯ，ＬＵＭＮ（列）アド
レスの読出し制御に用いられる。ＲＡＳ信号２５はＲＡ
Ｓデコーダ２８に供給され、ノくンクアドレスラッチ２
９にラッチされたノｈンク（メモリ容量単位）切り換え
のためのデータの解読が行われる。解読結果はＤ−ＲＡ
Ｍ１６のＲＡＳ端子に供給され、バンクの選択が行われ
る。これは、Ｄ−ＲＡＭ１６のアドレスできる範囲を拡
張するためのものである。データノース・バ・ノファ３
０は、アービタ２１から供給されるリード・ライト信号
３１に基づいて、ＣＰＵ１１とＤ−ＲＡＭ１６の間でデ
ータ３２の入出力を行わせる。
第２図はこのようなダイナミックメモリ装置に用いられ
た従来のデータ出力端を表わしたものである。ＣＰ Ｌ
Ｊとデータバス・バッファ３０の間には８本のデータバ
ス・ラインＤＢｏ 〜ＤＢ、が接続されている。データ
バス・バッファ３０ トＤ 、、、−ＲＡＭ１６の間に
は、Ｄ−ＲＡＭ ｋ ６のそれぞれのデータ入力端子Ｄ
Ｉ、Ｉとデータ出力端子Ｄ ｏ ＩＩ Ｔ に対応させ
て１６本のデータ）＜ス・ラインが接続されており、リ
ード・ライト信号３１によるトライステートバッファの
制御によって、データの転送される方向が選択されるよ
うになっている。
た従来のデータ出力端を表わしたものである。ＣＰ Ｌ
Ｊとデータバス・バッファ３０の間には８本のデータバ
ス・ラインＤＢｏ 〜ＤＢ、が接続されている。データ
バス・バッファ３０ トＤ 、、、−ＲＡＭ１６の間に
は、Ｄ−ＲＡＭ ｋ ６のそれぞれのデータ入力端子Ｄ
Ｉ、Ｉとデータ出力端子Ｄ ｏ ＩＩ Ｔ に対応させ
て１６本のデータ）＜ス・ラインが接続されており、リ
ード・ライト信号３１によるトライステートバッファの
制御によって、データの転送される方向が選択されるよ
うになっている。
第３図を基にこのダイナミックメモリ装置におけるデー
タの読出しタイミングを説明する。同図ａに示ずＲΔＳ
信号２５がＬ（ロー）レベルとなった区間において、Ｗ
Ｅ信号２３（同図ｄ）が１４（ハイ）レベルに設定され
ると、ＣΔＳ信号２４（同図ｂ）がＬレベルとなる。こ
のとき、アドレス情報１２（同図Ｃ）のＲＯＷ （行）
アドレスの次のアドレスとしてＣＯＬＵＭＮアドレスが
Ｄ −ＲＡＭ１６に供給され、選択されたバンクと併せ
て読み出すべきデータのアドレスが特定される。
タの読出しタイミングを説明する。同図ａに示ずＲΔＳ
信号２５がＬ（ロー）レベルとなった区間において、Ｗ
Ｅ信号２３（同図ｄ）が１４（ハイ）レベルに設定され
ると、ＣΔＳ信号２４（同図ｂ）がＬレベルとなる。こ
のとき、アドレス情報１２（同図Ｃ）のＲＯＷ （行）
アドレスの次のアドレスとしてＣＯＬＵＭＮアドレスが
Ｄ −ＲＡＭ１６に供給され、選択されたバンクと併せ
て読み出すべきデータのアドレスが特定される。
そして所定の時間が経過すると、それまで高インピーダ
ンスに保たれていたデータバスの読み出し＋ｔｔｌｌの
線路が低インピーダンスとなり、Ｄ−ＲＡＭ１６の出力
端子り。、１からデータの読み出しが行われる（同図ｅ
）。読み出しデータの確定後に、線路は内び高インピー
ダンスとなる。
ンスに保たれていたデータバスの読み出し＋ｔｔｌｌの
線路が低インピーダンスとなり、Ｄ−ＲＡＭ１６の出力
端子り。、１からデータの読み出しが行われる（同図ｅ
）。読み出しデータの確定後に、線路は内び高インピー
ダンスとなる。
ところでデータバスの一部を取り出した第４図に示すよ
うに、Ｄ−ＲＡＭ１６の出力端子り。ＩＪＴには通常７
ｐＦ程度の出力容量３４が存在する。
うに、Ｄ−ＲＡＭ１６の出力端子り。ＩＪＴには通常７
ｐＦ程度の出力容量３４が存在する。
またこの出力端子り。ＬＩＴ とデータバス・ノくンフ
ァ３０の入力端Ｄ１ の間には、線路による分布（浮遊
）容量３５が存在する。このため線路が長くなるとリン
キングが発生ずることになる。第５図ａである時間に確
定されたデニク３６がＨレベルであり、これ以前のデー
タ（図示せず）がＬレベルであったとする。この場合、
同図すに示すように、デーり３６がＨレベルに確定した
当初において、データバス・バッファの入力端でリンギ
ング３７が検出される。このリンギング３７がスレッシ
ョルドレベルを越えると、誤動作を発生させることにな
る。
ァ３０の入力端Ｄ１ の間には、線路による分布（浮遊
）容量３５が存在する。このため線路が長くなるとリン
キングが発生ずることになる。第５図ａである時間に確
定されたデニク３６がＨレベルであり、これ以前のデー
タ（図示せず）がＬレベルであったとする。この場合、
同図すに示すように、デーり３６がＨレベルに確定した
当初において、データバス・バッファの入力端でリンギ
ング３７が検出される。このリンギング３７がスレッシ
ョルドレベルを越えると、誤動作を発生させることにな
る。
一方、データ３６の読み出し後には、前記したように線
路が高インピーダンスとなる。Ｈレベルのデータ３６に
より線路の分布容重に充電が行われる結果、わずかずつ
放電が行われるものの線路はこの後も高レベルの電位を
保つことになる。従って次の読み出しが行われるときに
そのデータ３８がＬレベルであれば、電荷の急激な放電
３９が行われる。このとき放電電流を原因とするノイズ
によって装置の誤動作が発生ずる場合がある。
路が高インピーダンスとなる。Ｈレベルのデータ３６に
より線路の分布容重に充電が行われる結果、わずかずつ
放電が行われるものの線路はこの後も高レベルの電位を
保つことになる。従って次の読み出しが行われるときに
そのデータ３８がＬレベルであれば、電荷の急激な放電
３９が行われる。このとき放電電流を原因とするノイズ
によって装置の誤動作が発生ずる場合がある。
従来ではこのための対策として、Ｄ−ＲＡＭ１６の電源
側にノイズ除去用のコンデンサを配設することが行われ
た。このコンデンジはデータバスの各ラインごとに個別
に設ける必要があったので、装置のコストをアップさせ
る原因となっていた。
側にノイズ除去用のコンデンサを配設することが行われ
た。このコンデンジはデータバスの各ラインごとに個別
に設ける必要があったので、装置のコストをアップさせ
る原因となっていた。
本発明はこのような事情に鋪み、データバスの線路に充
電された電荷を次のデータの転送が行われる前に放電さ
せることのできるダイナミックメモリ装置を提供するこ
とをその目的とする。
電された電荷を次のデータの転送が行われる前に放電さ
せることのできるダイナミックメモリ装置を提供するこ
とをその目的とする。
本発明では、Ｉ）−ＲＡＭに一端を接続されたブタバス
ラインとクランドとの間に、パスラインの分布容漬に充
電された電荷を放電させるための抵抗を接続し、この抵
抗と容量分によって決定される１１！１定数で電荷の放
電を行わせる。
ラインとクランドとの間に、パスラインの分布容漬に充
電された電荷を放電させるための抵抗を接続し、この抵
抗と容量分によって決定される１１！１定数で電荷の放
電を行わせる。
以下実施例につき本発明の詳細な説明する。
〔第１の実施例〕
第６図は本発明の第１の実施例におけるダイナミックメ
モリ装置の要部を表わしたものである。
モリ装置の要部を表わしたものである。
Ｄ −ＲΔＭ１６の各出力端子Ｄ ｏ １１ 丁 とデ
ータバス・バッファ３０のこれらに対応する入力端Ｄ１
を結ぶ磁路１ごは、抵抗４１の一端が接続されており
、その他端は接地されている。これらの抵抗４１は、両
容量３４．３５との組合せによって構成されるＣＲ回路
の時定数が適切な値となるようにその値が選定される。
ータバス・バッファ３０のこれらに対応する入力端Ｄ１
を結ぶ磁路１ごは、抵抗４１の一端が接続されており
、その他端は接地されている。これらの抵抗４１は、両
容量３４．３５との組合せによって構成されるＣＲ回路
の時定数が適切な値となるようにその値が選定される。
抵抗４１の値が大きすぎる場合には、線路が高インピー
ダンスとなった時間帯に放電が迅速に行われず、ノイズ
を十分抑制することができない。
ダンスとなった時間帯に放電が迅速に行われず、ノイズ
を十分抑制することができない。
これに対して抵抗４１の値が小さずぎると、データの転
送時に抵抗４１を通ってグランドに流れ込んでしまう電
流が増加し、ドライフ効率が悪くなる。本実施例では各
線路に接続する抵抗４１をそれぞれ５にΩに設定してい
る。第７図は第５１’！ｌに対応させたもので、この実
施例におけるデータの読出し状態を表わしている。同図
すに示した出力波形から、ノイズの発生が有効に防止さ
れることがわかる。
送時に抵抗４１を通ってグランドに流れ込んでしまう電
流が増加し、ドライフ効率が悪くなる。本実施例では各
線路に接続する抵抗４１をそれぞれ５にΩに設定してい
る。第７図は第５１’！ｌに対応させたもので、この実
施例におけるデータの読出し状態を表わしている。同図
すに示した出力波形から、ノイズの発生が有効に防止さ
れることがわかる。
〔第２の実施例〕
第８図は本発明の第２の実施例におけるダイナミックメ
モリ装置の要部を表わしたものである。
モリ装置の要部を表わしたものである。
第４図と同一部分には同一の符号を付し、それらの説明
を省略、する。このダイナミックメモリ装置において、
Ｄ−ＲΔＭ１６の各出力端子り。Ｕ、とデータバス・バ
ッファ３０のこれらに対応する入力端り、を結ぶ線路に
は、それぞれ抵抗値の異なる抵抗４１．〜４１８が接続
されている。第１の抵抗４１、の抵抗値はＩｋΩである
。以後１１１１ｉに１１（Ωずつ抵抗値が増大し、第８
の抵抗４１，１の抵抗イ直は８にΩとなっ−Ｃいる。
を省略、する。このダイナミックメモリ装置において、
Ｄ−ＲΔＭ１６の各出力端子り。Ｕ、とデータバス・バ
ッファ３０のこれらに対応する入力端り、を結ぶ線路に
は、それぞれ抵抗値の異なる抵抗４１．〜４１８が接続
されている。第１の抵抗４１、の抵抗値はＩｋΩである
。以後１１１１ｉに１１（Ωずつ抵抗値が増大し、第８
の抵抗４１，１の抵抗イ直は８にΩとなっ−Ｃいる。
第９図は第５図および第７図に対応させたものである。
ただし図す、 は抵抗４１１ の接続された線路の出力
波形を表わし、以下同様にして例えば図す。は抵抗４１
６の接続された線路の出力波形を表わしている。このよ
うにこの実施例の装置では、各線路におけるＣＲ回路の
時定数が異なり、放電に要する時間が段階的に変化して
いる。この結果、例えば第１の抵抗４１１ に比較的大
きな放電電流が流れているとき、第８の抵抗４１８には
またほとんど放電電流が流れていないという現象が発生
ずる。ずなゎら放電“電流が各時点においてほぼ均一化
し、各線路での局所的なノイズの抑制ばかりてなく、線
路の相互影響によって発生ずるノイスをも分散させ、こ
れを十分抑制することができる。
波形を表わし、以下同様にして例えば図す。は抵抗４１
６の接続された線路の出力波形を表わしている。このよ
うにこの実施例の装置では、各線路におけるＣＲ回路の
時定数が異なり、放電に要する時間が段階的に変化して
いる。この結果、例えば第１の抵抗４１１ に比較的大
きな放電電流が流れているとき、第８の抵抗４１８には
またほとんど放電電流が流れていないという現象が発生
ずる。ずなゎら放電“電流が各時点においてほぼ均一化
し、各線路での局所的なノイズの抑制ばかりてなく、線
路の相互影響によって発生ずるノイスをも分散させ、こ
れを十分抑制することができる。
〔第３の実施例〕
第１０図は本発明の第３の実施例におけるダイナミック
メモリ装置の要部を表わしたものである。
メモリ装置の要部を表わしたものである。
第３図で既に説明したように、ＣΔＳ信号２４がＬレベ
ルに変化するよりも以前にＷＥ信号２３がＩ」レベルに
確定すれば、Ｄ−ＲΔＭＩ６におけるデータの読み出し
と書き込みが時間的に０１するおそれがない。従ってア
ーリー・ライトザイクル動作と呼ばれるこのような動作
が行われるダイナミックメモリ装置では、Ｄ−ＲΔＭ］
６とデータバス・バッファ３０の間に入力、出力それぞ
れ個別の線路を接続する必要がない。ずなわちデータ゛
バス・ハソファ３００Å力側Ｄ＋ と出力側り。を接
続し、各線路をそれぞれ１本化することができる。この
場合に線路とグランド・間に接続する抵抗４１′は、第
１の実施例のように各線路共同−の値の抵抗４１であっ
ても良いし、線路ごとに異ならせた抵抗４１１〜４１８
であっても良い。
ルに変化するよりも以前にＷＥ信号２３がＩ」レベルに
確定すれば、Ｄ−ＲΔＭＩ６におけるデータの読み出し
と書き込みが時間的に０１するおそれがない。従ってア
ーリー・ライトザイクル動作と呼ばれるこのような動作
が行われるダイナミックメモリ装置では、Ｄ−ＲΔＭ］
６とデータバス・バッファ３０の間に入力、出力それぞ
れ個別の線路を接続する必要がない。ずなわちデータ゛
バス・ハソファ３００Å力側Ｄ＋ と出力側り。を接
続し、各線路をそれぞれ１本化することができる。この
場合に線路とグランド・間に接続する抵抗４１′は、第
１の実施例のように各線路共同−の値の抵抗４１であっ
ても良いし、線路ごとに異ならせた抵抗４１１〜４１８
であっても良い。
以上説明したように本発明によればデータバスの容量分
に充電された電荷を抵抗を通して放電させることとした
ので、□抵抗値により線路インピータンスを適宜調整す
ることができ、線路インピーダンスの低下に伴う悪影響
を十分避けることができる。
に充電された電荷を抵抗を通して放電させることとした
ので、□抵抗値により線路インピータンスを適宜調整す
ることができ、線路インピーダンスの低下に伴う悪影響
を十分避けることができる。
第１図は一般的なダイナミックメモリ装置の構成を示す
ブロック図、第２図は従来用いられていたダイナミック
メモリ％ｉにおけるデータバスとＤ−ＲＡＭの線路図、
第３１！ｊ＋はこのダイナミックメモリ装置におけるデ
ータの読出しサイクルを説明するだめのタイミング図、
第４図は第２図に示した装置の一部を示す等価回路図、
第５図はこの従来の装置におけるデータの読出し出力波
形を説明するだめの説明図、第６図は本発明の第１の実
施例におけるダイナミックメモリ装置の要部を示す等価
回路図、第７図はこの実施例におけるデータの読出し出
力波形を説明するだめの説明図、第８図は本発明の第２
の実施例におけるダイナミックメモリ装置の要部を示す
等価回路図、第９図はこの第２の実施例におけるデータ
の読出し出力波Ｊ［ａを説明するための説明図、第１０
図は′ｆＩＩＪ３の実施例におけるダイナミックメモリ
装置の・止部を小ず結線図である。 １６・・・・・ダイナミックメモリ装置、３４・・・・
出力容量、 ３５・・・・・・分布容量、 ４１．４１’、４１１〜４１８・・・・・抵抗、ＤＢ、
−ＤＢ、・・・・・・データパスライン。 出 願 人 富士七ロックス株式会社 代 理 人 弁理士 山 内 梅 ｂＪＬ
ブロック図、第２図は従来用いられていたダイナミック
メモリ％ｉにおけるデータバスとＤ−ＲＡＭの線路図、
第３１！ｊ＋はこのダイナミックメモリ装置におけるデ
ータの読出しサイクルを説明するだめのタイミング図、
第４図は第２図に示した装置の一部を示す等価回路図、
第５図はこの従来の装置におけるデータの読出し出力波
形を説明するだめの説明図、第６図は本発明の第１の実
施例におけるダイナミックメモリ装置の要部を示す等価
回路図、第７図はこの実施例におけるデータの読出し出
力波形を説明するだめの説明図、第８図は本発明の第２
の実施例におけるダイナミックメモリ装置の要部を示す
等価回路図、第９図はこの第２の実施例におけるデータ
の読出し出力波Ｊ［ａを説明するための説明図、第１０
図は′ｆＩＩＪ３の実施例におけるダイナミックメモリ
装置の・止部を小ず結線図である。 １６・・・・・ダイナミックメモリ装置、３４・・・・
出力容量、 ３５・・・・・・分布容量、 ４１．４１’、４１１〜４１８・・・・・抵抗、ＤＢ、
−ＤＢ、・・・・・・データパスライン。 出 願 人 富士七ロックス株式会社 代 理 人 弁理士 山 内 梅 ｂＪＬ
Claims (1)
- ランダム・アクセス・メモリ素子と、パラレルなテソー
クをこのランダム・アクセス・メモリ素子から読み出す
ために用いる複数の線路と、これらの線路とグランド間
に個別に接続されそれぞれの線路の容量分とによるＣＲ
時定数でこれらの線路上に存在する電画を仕較的緩やか
に放出するだめの抵抗とを具備することを特徴とするダ
イナミックメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58079243A JPS59207086A (ja) | 1983-05-09 | 1983-05-09 | ダイナミツクメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58079243A JPS59207086A (ja) | 1983-05-09 | 1983-05-09 | ダイナミツクメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59207086A true JPS59207086A (ja) | 1984-11-24 |
| JPH0576119B2 JPH0576119B2 (ja) | 1993-10-21 |
Family
ID=13684413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58079243A Granted JPS59207086A (ja) | 1983-05-09 | 1983-05-09 | ダイナミツクメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59207086A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6018894A (ja) * | 1983-07-12 | 1985-01-30 | Fujitsu Ltd | 半導体装置 |
| EP0262531A2 (en) * | 1986-09-19 | 1988-04-06 | Fujitsu Limited | Semiconductor memory device having data bus reset circuit |
-
1983
- 1983-05-09 JP JP58079243A patent/JPS59207086A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6018894A (ja) * | 1983-07-12 | 1985-01-30 | Fujitsu Ltd | 半導体装置 |
| JPH0419633B2 (ja) * | 1983-07-12 | 1992-03-31 | Fujitsu Ltd | |
| EP0262531A2 (en) * | 1986-09-19 | 1988-04-06 | Fujitsu Limited | Semiconductor memory device having data bus reset circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0576119B2 (ja) | 1993-10-21 |
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