JPS59204311A - 予測符号化回路 - Google Patents
予測符号化回路Info
- Publication number
- JPS59204311A JPS59204311A JP58078973A JP7897383A JPS59204311A JP S59204311 A JPS59204311 A JP S59204311A JP 58078973 A JP58078973 A JP 58078973A JP 7897383 A JP7897383 A JP 7897383A JP S59204311 A JPS59204311 A JP S59204311A
- Authority
- JP
- Japan
- Prior art keywords
- register
- circuit
- critical path
- adder
- predictive encoding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/3002—Conversion to or from differential modulation
- H03M7/3044—Conversion to or from differential modulation with several bits only, i.e. the difference between successive samples being coded by more than one bit, e.g. differential pulse code modulation [DPCM]
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Color Television Systems (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(1)発明の属する技術分野
本発明はカラーテレビ信号のディジタル信号処理に関し
、特に予測符号化回路に関する。
、特に予測符号化回路に関する。
(2)従来技術の説明
従来、この種の予測符号化回路は第1図に示すように1
クロツクの間に2回の減算、量子化、2回の加算、リミ
ットの演算を行なう必要があった。したがって従来の回
路構成ではクリティカルパスが長くなシ、スピードの点
から1り四ツクの間にこれらの処理を行なうことは困難
であった。
クロツクの間に2回の減算、量子化、2回の加算、リミ
ットの演算を行なう必要があった。したがって従来の回
路構成ではクリティカルパスが長くなシ、スピードの点
から1り四ツクの間にこれらの処理を行なうことは困難
であった。
(3)発明の目的
本発明はレジスタの位置を移動させることによシ、クリ
ティカルパスを短くした回路構成を提供するものである
。
ティカルパスを短くした回路構成を提供するものである
。
(4)発明の特徴
本発明の特徴は、レジスタ5段とリミッタと加算器およ
び減算器からなる差分回路lと、レジスタ1段と加算器
および減算器からなる差分回路2と、量子化器で構成さ
れる予測符号化回路において、差分回路1の差分出力と
差分回路2の差分入力の間と、差分回路2と量子化器の
間にそれぞれレジスタ1段をもつ予測符号化回路にある
。
び減算器からなる差分回路lと、レジスタ1段と加算器
および減算器からなる差分回路2と、量子化器で構成さ
れる予測符号化回路において、差分回路1の差分出力と
差分回路2の差分入力の間と、差分回路2と量子化器の
間にそれぞれレジスタ1段をもつ予測符号化回路にある
。
(5)実施例
次に本発明の実施例について図面を参照して説明する。
第1図は従来の予測符号化回路の一例であル、内側にレ
ジスタ5と減算器2と加算器4を含む差分回路1と外側
にレジスタ8.9.10.11.12とリミッタ7と減
算器1と加算器6を含む差分回路2と量子化器3とから
構成され、2重の差分回路構成となっている。ここでこ
の予測符号化回路のクリティカルパスはレジスタ12か
ら始まシ、減算器1.2、量子化器3、加算器4.6、
リミッタ7を経てレジスタ8に至るパスである。このよ
うな構成によれば、1クロツクの間にクリティカルパル
スの演算処理を行なうことは困難であった。
ジスタ5と減算器2と加算器4を含む差分回路1と外側
にレジスタ8.9.10.11.12とリミッタ7と減
算器1と加算器6を含む差分回路2と量子化器3とから
構成され、2重の差分回路構成となっている。ここでこ
の予測符号化回路のクリティカルパスはレジスタ12か
ら始まシ、減算器1.2、量子化器3、加算器4.6、
リミッタ7を経てレジスタ8に至るパスである。このよ
うな構成によれば、1クロツクの間にクリティカルパル
スの演算処理を行なうことは困難であった。
そこで本発明では演算パスの短縮を図った。
従来の予測符号化回路を示す第1図においてレジスタ5
を第2図のレジスタ23.24(7)位置に移動させ、
また第1図のレジスタ11.12を第2図のレジスタ2
1.22と25,26の位置に移動させる。さらに第2
図においてレジスタ24.26を第3図のレジスタ32
の位置に移動させ、また第2図のレジスタ25を第3図
のレジスタ31の位置に移動させ、リミッタ7とレジス
タ8の位置を交換する。
を第2図のレジスタ23.24(7)位置に移動させ、
また第1図のレジスタ11.12を第2図のレジスタ2
1.22と25,26の位置に移動させる。さらに第2
図においてレジスタ24.26を第3図のレジスタ32
の位置に移動させ、また第2図のレジスタ25を第3図
のレジスタ31の位置に移動させ、リミッタ7とレジス
タ8の位置を交換する。
第3図を参照すると、内側にレジスタ23.32と減算
器2と加算器4を含む差分回路1と外側にレジスタ8,
9.10.21.22.31と減算器1と加算器6とリ
ミッタ7を含む差分回路2と量子化器3とから構成され
、第1図と同様、2重の差分回路構成となっている。
器2と加算器4を含む差分回路1と外側にレジスタ8,
9.10.21.22.31と減算器1と加算器6とリ
ミッタ7を含む差分回路2と量子化器3とから構成され
、第1図と同様、2重の差分回路構成となっている。
ここでこの予測符号化回路のクリティカルパスはレジス
タ32から始まシ、量子化器3、加算器4.6を経てレ
ジスタ8に至るパスである。
タ32から始まシ、量子化器3、加算器4.6を経てレ
ジスタ8に至るパスである。
第1図と第3図を比較すると機能は全く同じであるがク
リティカルパスの長さが異なる。第3図の#1うが減算
器2段とリミッタ分だけ短い。
リティカルパスの長さが異なる。第3図の#1うが減算
器2段とリミッタ分だけ短い。
第1図の構成ではスピードの点で1クロツクの間にクリ
ティカルパスの演算処理を行なうことは困難である。
ティカルパスの演算処理を行なうことは困難である。
しかし、第3図の構成では1クロツクの間でクリティカ
ルパスの演算処理を行なう仁とが可能になる。
ルパスの演算処理を行なう仁とが可能になる。
(6)発明の詳細な説明
本発明は以上説明したようにレジスタの位置を移動させ
ることによシクリティカルパスが短くなシ、1クロツク
の間で処理が実現できるという効果がある。
ることによシクリティカルパスが短くなシ、1クロツク
の間で処理が実現できるという効果がある。
第1図は従来の予測符号化回路を示したブロック図、第
2図は第1図においてレジスタ5.11.12を移動さ
せたブロック図、第3図は第2図においてレジスタ24
.25.26を移動させ、リミッタ7とレジスタ8の位
置を交換したブロック図である。 なお、図面において、1.2・・・・・・減算器、3・
・・・・・量子化器、4、伊・・・・・・加算器、7・
・・・・・リミッタ、5.8,9.10.11.12,
21.22.23.24.25.26.31.32・・
曲レジスタ、である。
2図は第1図においてレジスタ5.11.12を移動さ
せたブロック図、第3図は第2図においてレジスタ24
.25.26を移動させ、リミッタ7とレジスタ8の位
置を交換したブロック図である。 なお、図面において、1.2・・・・・・減算器、3・
・・・・・量子化器、4、伊・・・・・・加算器、7・
・・・・・リミッタ、5.8,9.10.11.12,
21.22.23.24.25.26.31.32・・
曲レジスタ、である。
Claims (1)
- 5段のレジスタとリミッタと加算器および減算器からな
る第1の差分回路と、1段のレジスタと加算器および減
算器からなる第2の差分回路と、量子化器とを含んで構
成される予測符号化回路において、前記第1の差分回路
の差分出力と前記第2の差分回路の差分入力との間と、
前記第2の差分回路と前記量子化器との間にそれぞれレ
ジスタが設けられたことを特徴とする予測符号化回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58078973A JPS59204311A (ja) | 1983-05-06 | 1983-05-06 | 予測符号化回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58078973A JPS59204311A (ja) | 1983-05-06 | 1983-05-06 | 予測符号化回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59204311A true JPS59204311A (ja) | 1984-11-19 |
JPH0117611B2 JPH0117611B2 (ja) | 1989-03-31 |
Family
ID=13676841
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58078973A Granted JPS59204311A (ja) | 1983-05-06 | 1983-05-06 | 予測符号化回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59204311A (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53119656A (en) * | 1977-03-29 | 1978-10-19 | Nippon Telegr & Teleph Corp <Ntt> | Forecast coding equipment |
-
1983
- 1983-05-06 JP JP58078973A patent/JPS59204311A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53119656A (en) * | 1977-03-29 | 1978-10-19 | Nippon Telegr & Teleph Corp <Ntt> | Forecast coding equipment |
Also Published As
Publication number | Publication date |
---|---|
JPH0117611B2 (ja) | 1989-03-31 |
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