JPS59201525A - 出力ドライブ回路 - Google Patents
出力ドライブ回路Info
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- JPS59201525A JPS59201525A JP58075099A JP7509983A JPS59201525A JP S59201525 A JPS59201525 A JP S59201525A JP 58075099 A JP58075099 A JP 58075099A JP 7509983 A JP7509983 A JP 7509983A JP S59201525 A JPS59201525 A JP S59201525A
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- drive
- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
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- Nonlinear Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＭＯ８集積回路の出力ドライバに係り、特に螢
光表示管、ＬＥＤ等を駆動するために大電流を供給しう
る出力ドライブ回路に関する。
光表示管、ＬＥＤ等を駆動するために大電流を供給しう
る出力ドライブ回路に関する。
〔発明の技術的背景およびその問題点〕第１図乃至第３
図を参照して従来回路を説明する。第１図は従来回路の
一構成例の回路図で、螢光表示管等を駆動させるために
高耐圧に設計されたものである。チップ１上には内部ロ
ジックを構成するＰチャンネルＭＯ８ＦＥＴ （以下［
Ｐ−ＭＯ８ＦＥＴ′Ｊという）２およびＮチャンネルＭ
Ｏ８ＦＥＴ （以下１’−Ｎ−ＭＯ８ＦＥＴＪ という
）３と、ドライブ用Ｐ−ＭＯ８ＦＥＴ ４が設けられて
いる。ここで、Ｐ−ＭＯＳＦＥＴ２とＮ−ＭＯＳＦＥＴ
３は組合わされてＣＭＯＳインバータを構成し、電源
ｖＤＤ（＋５ｖ）で動作して出力悟号をＰライズ用Ｐ
−ＭＯＳ ＦＥＴ ４のゲートに与える。ドライブ用Ｐ
−ＭＯ８ＦＥＴ ４は電源■ＤＤ（＋５ｖ）テ動作し、
ドレイン端子を介して外部回路に車力を供給する。
図を参照して従来回路を説明する。第１図は従来回路の
一構成例の回路図で、螢光表示管等を駆動させるために
高耐圧に設計されたものである。チップ１上には内部ロ
ジックを構成するＰチャンネルＭＯ８ＦＥＴ （以下［
Ｐ−ＭＯ８ＦＥＴ′Ｊという）２およびＮチャンネルＭ
Ｏ８ＦＥＴ （以下１’−Ｎ−ＭＯ８ＦＥＴＪ という
）３と、ドライブ用Ｐ−ＭＯ８ＦＥＴ ４が設けられて
いる。ここで、Ｐ−ＭＯＳＦＥＴ２とＮ−ＭＯＳＦＥＴ
３は組合わされてＣＭＯＳインバータを構成し、電源
ｖＤＤ（＋５ｖ）で動作して出力悟号をＰライズ用Ｐ
−ＭＯＳ ＦＥＴ ４のゲートに与える。ドライブ用Ｐ
−ＭＯ８ＦＥＴ ４は電源■ＤＤ（＋５ｖ）テ動作し、
ドレイン端子を介して外部回路に車力を供給する。
なお、負荷抵抗ＲＬはチップｌの外部に設けられ、他端
には゛（社）源−ＶＦ（−３０Ｖ）が与えられている。
には゛（社）源−ＶＦ（−３０Ｖ）が与えられている。
ここで、第１図の回路を高耐圧化するためにＭＯ８集積
回路全体を高耐圧化するとコスト的に不利であるため、
ＣＭＯＳインバータ等の内部ロジックは電源ｖＤＤ（＋
５ｖ）で動作するように設計し、ドライブ用Ｆ’−ＭＯ
８ＦＥＴ ４のドレインのみを高耐圧化している。従っ
て、ドライブ用Ｐ−ＭＯ８ＦＥＴ ４のゲート１駆動′
醒圧（ＣＭＯＳインバータの出力電圧）は内部ロジック
の動作電圧■ＤＤに等しくなる。例えば、ＶＤＤ−十５
Ｖならばハイレベル（以下（ＩＨ″という）のとき＋５
■、ローレベル（以下ｔｔＬ”という）のときＯＶであ
る。ゆえに、ゲート駆動電圧がゝＨ”のときにドライブ
用Ｐ−ＭＯ３ＦＥＴ ４はＯＦ’Ｆシ、出力電圧は負荷
抵抗ＲＬを介して−ＶＦ（−３０Ｖ）に引かれることに
なる。逆に、ゲート駆動電圧がｊ、 ＬＩ＋のときはド
ライブ用Ｐ−ＭＯ８ＦＥＴ ４はＯＮシ、出力電圧はｖ
ＤＤ（＋５ｖ）となる。
回路全体を高耐圧化するとコスト的に不利であるため、
ＣＭＯＳインバータ等の内部ロジックは電源ｖＤＤ（＋
５ｖ）で動作するように設計し、ドライブ用Ｆ’−ＭＯ
８ＦＥＴ ４のドレインのみを高耐圧化している。従っ
て、ドライブ用Ｐ−ＭＯ８ＦＥＴ ４のゲート１駆動′
醒圧（ＣＭＯＳインバータの出力電圧）は内部ロジック
の動作電圧■ＤＤに等しくなる。例えば、ＶＤＤ−十５
Ｖならばハイレベル（以下（ＩＨ″という）のとき＋５
■、ローレベル（以下ｔｔＬ”という）のときＯＶであ
る。ゆえに、ゲート駆動電圧がゝＨ”のときにドライブ
用Ｐ−ＭＯ３ＦＥＴ ４はＯＦ’Ｆシ、出力電圧は負荷
抵抗ＲＬを介して−ＶＦ（−３０Ｖ）に引かれることに
なる。逆に、ゲート駆動電圧がｊ、 ＬＩ＋のときはド
ライブ用Ｐ−ＭＯ８ＦＥＴ ４はＯＮシ、出力電圧はｖ
ＤＤ（＋５ｖ）となる。
ところで、ドライブ用Ｐ−ＭＯ８ＦＥＴ ４がＯＮＩ、
た際に、過大な′電流を出力としてドレンから取り出す
と出力電圧が低下することがある。これは、ドライブ用
Ｐ−ＭＯ３ＦＥＴ ４のＯＮ抵抗によるものであるが、
第１図に示す回路の如くドレインを高耐圧に設計したド
ライバトランジスタを用いる装置では特にこの傾向が著
しい。なぜならば、ドライバトランジスタの高耐圧化の
ためには、ソース・ドレインのチャンネル幅を大きくし
たり不純物拡散濃度を下げたりする必要があるので、装
置（ドライＡ ） ランジスタ）を大型化させないで高
耐圧化するためには電流能力を低下させざるをえない（
電流能力を一定に保って高耐圧化すると、チップに占め
るドライバトランジスタの面積が大きくなる）からであ
る。
た際に、過大な′電流を出力としてドレンから取り出す
と出力電圧が低下することがある。これは、ドライブ用
Ｐ−ＭＯ３ＦＥＴ ４のＯＮ抵抗によるものであるが、
第１図に示す回路の如くドレインを高耐圧に設計したド
ライバトランジスタを用いる装置では特にこの傾向が著
しい。なぜならば、ドライバトランジスタの高耐圧化の
ためには、ソース・ドレインのチャンネル幅を大きくし
たり不純物拡散濃度を下げたりする必要があるので、装
置（ドライＡ ） ランジスタ）を大型化させないで高
耐圧化するためには電流能力を低下させざるをえない（
電流能力を一定に保って高耐圧化すると、チップに占め
るドライバトランジスタの面積が大きくなる）からであ
る。
第２図は第１図の構成例の負荷抵抗ＲＬをチップ１の内
部に設けたもので、その他の構成および動作は第１図の
回路と同一である。この回路においても、ドライブ用Ｐ
−ＭＯ８ＦＥＴ ４のドレインを高耐圧し、かつ大電流
を供給しても出力電圧があまり低下しないようにするた
めには、ドライブ用Ｐ−ＭＯ８ＦＥＴ ４を大型化せざ
るをえない。螢光表示管で良質な表示を得るためには、
３０Ｖ以上の高醒圧の下で必要十分な電流を供給（通常
のタ゛イナミツク形の場合はセグメントすなわちプレー
トで２〜５ ｍＡ、、ディジットすなわちグリッドで１
０ ｍＡ以上が必要である）する必要があるが、従来回
路でこれを設計すると装置ｆｆは大型化し、コストが上
昇してし捷う。
部に設けたもので、その他の構成および動作は第１図の
回路と同一である。この回路においても、ドライブ用Ｐ
−ＭＯ８ＦＥＴ ４のドレインを高耐圧し、かつ大電流
を供給しても出力電圧があまり低下しないようにするた
めには、ドライブ用Ｐ−ＭＯ８ＦＥＴ ４を大型化せざ
るをえない。螢光表示管で良質な表示を得るためには、
３０Ｖ以上の高醒圧の下で必要十分な電流を供給（通常
のタ゛イナミツク形の場合はセグメントすなわちプレー
トで２〜５ ｍＡ、、ディジットすなわちグリッドで１
０ ｍＡ以上が必要である）する必要があるが、従来回
路でこれを設計すると装置ｆｆは大型化し、コストが上
昇してし捷う。
第３図は従来回路の他の構成例の回路図で、ＬＥＤを発
光させるために通常の耐圧で犬′区流が供給できるよう
に設計されている。なお、第１図および第２図と同一要
素は同一符号で示しである。
光させるために通常の耐圧で犬′区流が供給できるよう
に設計されている。なお、第１図および第２図と同一要
素は同一符号で示しである。
（Ｊ、’ＩＯＳインノ々ツノの出力はドライブ用Ｎ−Ｍ
Ｏ８Ｆ’ＥＴ５のゲートに力えられ、ＬＥＤ６はドライ
ブ用Ｎ−ＭＯ８Ｆ’ＥＴ ５ つ出力により点灯する。
Ｏ８Ｆ’ＥＴ５のゲートに力えられ、ＬＥＤ６はドライ
ブ用Ｎ−ＭＯ８Ｆ’ＥＴ ５ つ出力により点灯する。
ＬＥＤ６を点灯させるためには高′ｉ圧は必要とされな
いが、大きな電流駆動能力が必要とされるのでドライブ
用Ｎ−ＭＯ８ＦＥＴ ５が大型化し、これが装置全体の
大型化を招き、さらにコストの上昇全引きおこしている
。
いが、大きな電流駆動能力が必要とされるのでドライブ
用Ｎ−ＭＯ８ＦＥＴ ５が大型化し、これが装置全体の
大型化を招き、さらにコストの上昇全引きおこしている
。
本発明は上記の従来技術の欠点に鑑みてなされたもので
、ドライバトランジスタがチップ上で占める面積を小さ
くしかつコストの上昇を抑えながら、大電流供給能力を
持たせた出力ドライブ回路を提供することを目的とする
。
、ドライバトランジスタがチップ上で占める面積を小さ
くしかつコストの上昇を抑えながら、大電流供給能力を
持たせた出力ドライブ回路を提供することを目的とする
。
上記の目的を実現するため本発明は、同一のチップ上に
、電位差ｖ１の２値の駆動電圧信号を発生する駆動回路
と、ゲートに駆動電圧信号を入力して２値の゛能力を出
力するドライブ用ＭＯ８ＦＥＴとを設けた出力ドライブ
回路において、これらと同一のチップ上に、駆動回路の
出力ｆ：電位差ｖ２（Ｖ２の絶対値はｖｌの絶対値より
大きい）の電圧信号に変換するレベルシフト回路を設け
、ビライブ用ＭＯ８ＦＥＴはレベルシフト回路の出力に
もとづいて出力電力をドライブするようにした出力ドラ
イブ回路を提供するものである。
、電位差ｖ１の２値の駆動電圧信号を発生する駆動回路
と、ゲートに駆動電圧信号を入力して２値の゛能力を出
力するドライブ用ＭＯ８ＦＥＴとを設けた出力ドライブ
回路において、これらと同一のチップ上に、駆動回路の
出力ｆ：電位差ｖ２（Ｖ２の絶対値はｖｌの絶対値より
大きい）の電圧信号に変換するレベルシフト回路を設け
、ビライブ用ＭＯ８ＦＥＴはレベルシフト回路の出力に
もとづいて出力電力をドライブするようにした出力ドラ
イブ回路を提供するものである。
第４図を参照して本発明の詳細な説明する。第４図はＰ
ｆ−ＹンネルＭＯ８Ｆ’ＥＴのＦレイン′電流特性図で
ある。図示の如く、Ｐレイン重圧ｖＤＳが一定の条件下
では、ゲート電圧■。Ｓが上昇するにつれてＦレイン電
流ＩＤが増加する。従って、ゲート電圧■Ｇ８を上昇さ
せることによって大電流を供給することが可能になる。
ｆ−ＹンネルＭＯ８Ｆ’ＥＴのＦレイン′電流特性図で
ある。図示の如く、Ｐレイン重圧ｖＤＳが一定の条件下
では、ゲート電圧■。Ｓが上昇するにつれてＦレイン電
流ＩＤが増加する。従って、ゲート電圧■Ｇ８を上昇さ
せることによって大電流を供給することが可能になる。
本発明は、ＭＯＳＦＥＴの上記の基本特性に着目し、レ
ベルシフト回路でドライブ用ＭＯ８ＦＥＴのゲート駆動
電圧を上昇させることにより、太′酸流籠力を実現して
いる。
ベルシフト回路でドライブ用ＭＯ８ＦＥＴのゲート駆動
電圧を上昇させることにより、太′酸流籠力を実現して
いる。
以下、第５図乃至第８図を参照して本発明の詳細な説明
する。第５図はＰチャンネルのドライブ用ＭＯ３ＦＥＴ
を用いて高耐圧に設計した本発明の一実施例の回路図で
、第１図と同一の要素は同一の符号で示しである。Ｐ−
ＭＯＳＦＥＴ ２とＮ−ＭＯＳＦＥＴ３で構成きれるＣ
ＭＯＳインノ々−夕の出力は、レベルシフト回路７を介
してドライブ用Ｐ−ＭＯ８ＦＥＴ ４のゲートに与えら
れている。′−！た、レベルシフト回路７には動作電源
■ＤＤとシフトのための電源−■。
する。第５図はＰチャンネルのドライブ用ＭＯ３ＦＥＴ
を用いて高耐圧に設計した本発明の一実施例の回路図で
、第１図と同一の要素は同一の符号で示しである。Ｐ−
ＭＯＳＦＥＴ ２とＮ−ＭＯＳＦＥＴ３で構成きれるＣ
ＭＯＳインノ々−夕の出力は、レベルシフト回路７を介
してドライブ用Ｐ−ＭＯ８ＦＥＴ ４のゲートに与えら
れている。′−！た、レベルシフト回路７には動作電源
■ＤＤとシフトのための電源−■。
（システムの他の回路で用いられている′電源が利用で
きる）が与えられている。
きる）が与えられている。
次に、第６図を参照して第５図の実施例の動作を説明す
る。第６図はレベルシフト回路７の入出力信号のレベル
を説明する図で、（ａ）は入力信号レベル（ＣＭＯＳイ
ン・マークの出力）を示し、（ｂ）は出力信号レベル（
ドライブ用Ｐ−ＭＯ８ＦＥＴ ４のゲート入力）を示し
ている。第６図（ａ）の如く、レベルシフト回路７０入
力信号はハイレベル（以下゛Ｈ′′という）のときはＶ
ＤＤ（例えば＋５ｖ）となり、ローレベル（以下ｔ１４
．″という）のときはＧＮＤ（ＯＶ）となる。これに対
し、レベルシフト回路７の出力イｇ号は第６図（ｂ）ｏ
如＜ ”Ｈ”ノときはＶＤＤトなり、ＩＩＬ”のときは
＝弓となる。但し、入力信号が′Ｈ”のとき幼信号が′
Ｈ″になることも、入力信号がＨ”のとき出力信号がＩ
ＩＬ”になることもある。このように、Ｌ″のときの信
号レベルがＯＶから−ＶＦ（例えば−３０Ｖ）にシフト
される。従って （ＩＬ″のときのドライブ用Ｐ−ＭＯ
８ＦＥＴ ４のゲートに与えられる信号レベルがＯｖか
ら−ＶＦ（−３０Ｖ）にシフトされると、第４図に示す
ように、Ｐチャンイ・ルのドライ７’用ＭＯ８Ｆ’ＥＴ
のドレイン電流としてはより大電流が得られるようにな
る。なお、ドライブ用ＭＯ３ＦＥＴは眠流駆動能力が必
要なので大型化するが、レベルシフト回路は電圧１′ラ
イブのみなので最小の面積で実現できる。
る。第６図はレベルシフト回路７の入出力信号のレベル
を説明する図で、（ａ）は入力信号レベル（ＣＭＯＳイ
ン・マークの出力）を示し、（ｂ）は出力信号レベル（
ドライブ用Ｐ−ＭＯ８ＦＥＴ ４のゲート入力）を示し
ている。第６図（ａ）の如く、レベルシフト回路７０入
力信号はハイレベル（以下゛Ｈ′′という）のときはＶ
ＤＤ（例えば＋５ｖ）となり、ローレベル（以下ｔ１４
．″という）のときはＧＮＤ（ＯＶ）となる。これに対
し、レベルシフト回路７の出力イｇ号は第６図（ｂ）ｏ
如＜ ”Ｈ”ノときはＶＤＤトなり、ＩＩＬ”のときは
＝弓となる。但し、入力信号が′Ｈ”のとき幼信号が′
Ｈ″になることも、入力信号がＨ”のとき出力信号がＩ
ＩＬ”になることもある。このように、Ｌ″のときの信
号レベルがＯＶから−ＶＦ（例えば−３０Ｖ）にシフト
される。従って （ＩＬ″のときのドライブ用Ｐ−ＭＯ
８ＦＥＴ ４のゲートに与えられる信号レベルがＯｖか
ら−ＶＦ（−３０Ｖ）にシフトされると、第４図に示す
ように、Ｐチャンイ・ルのドライ７’用ＭＯ８Ｆ’ＥＴ
のドレイン電流としてはより大電流が得られるようにな
る。なお、ドライブ用ＭＯ３ＦＥＴは眠流駆動能力が必
要なので大型化するが、レベルシフト回路は電圧１′ラ
イブのみなので最小の面積で実現できる。
第７図は第５図に示すレベルシフト回路７のより詳細な
回路図で、（ａ）は１個のＭＯ８Ｆ’ＥＴにより構成し
た場合を示し、（ｂ）は４個のＭＯＳＦＥＴにより構成
した場合を示す。第７図（ａ）に示す場合では、入力信
号ＩＮ （ＣＭＯＳインバータの出力）はＰ−ＭＯＳＦ
ＥＴ ８のゲートに与え、出力信号ＯＵＴ （）’ライ
ブ用Ｐ−ＭＯ８ＦＥＴ ４ ノゲート入力）はＰ−ＭＯ
ＳＦＥＴ ８のドレインから取り出す。また、Ｐ−ＭＯ
ＳＦＥＴ ８のソースには電源■ＤＤを与え、ドレイン
には抵抗Ｒ１を介して電源−ＶＦを与える。入力信号Ｉ
Ｎが′Ｈ”（ｖＤＤ）ノときはＰ−ＭＯＳＦＥＴ ８は
ＯＦＦ ｊ、 テ出力信号（ＯＵＴ）はＬ”（−ＶＦ）
となる。入力信号ＩＮが”Ｌ”（ＯＶ）ＯときはＰ−Ｍ
ＯＳＦＥＴ ８はＯＮ して出力信号（ＯＵＴ）はＨ”
（ｖＤＤ）となる。従ッテ、入力信号ＩＮと出力信号の
レベルが反転されると同時に、＋１Ｌ”のレベルがＯｖ
から−５（例えば−凹■）にシフトされる。
回路図で、（ａ）は１個のＭＯ８Ｆ’ＥＴにより構成し
た場合を示し、（ｂ）は４個のＭＯＳＦＥＴにより構成
した場合を示す。第７図（ａ）に示す場合では、入力信
号ＩＮ （ＣＭＯＳインバータの出力）はＰ−ＭＯＳＦ
ＥＴ ８のゲートに与え、出力信号ＯＵＴ （）’ライ
ブ用Ｐ−ＭＯ８ＦＥＴ ４ ノゲート入力）はＰ−ＭＯ
ＳＦＥＴ ８のドレインから取り出す。また、Ｐ−ＭＯ
ＳＦＥＴ ８のソースには電源■ＤＤを与え、ドレイン
には抵抗Ｒ１を介して電源−ＶＦを与える。入力信号Ｉ
Ｎが′Ｈ”（ｖＤＤ）ノときはＰ−ＭＯＳＦＥＴ ８は
ＯＦＦ ｊ、 テ出力信号（ＯＵＴ）はＬ”（−ＶＦ）
となる。入力信号ＩＮが”Ｌ”（ＯＶ）ＯときはＰ−Ｍ
ＯＳＦＥＴ ８はＯＮ して出力信号（ＯＵＴ）はＨ”
（ｖＤＤ）となる。従ッテ、入力信号ＩＮと出力信号の
レベルが反転されると同時に、＋１Ｌ”のレベルがＯｖ
から−５（例えば−凹■）にシフトされる。
第７図（ｂ）に示す場合では、入力信号ＩＮ Ｆ−ＭＯ
ＳＦＥＴ ９のゲートに与えられると共に、インバータ
１０を介してＰ −ＭＯＳ ＦＥＴ ］ １のゲートに
与えられる。
ＳＦＥＴ ９のゲートに与えられると共に、インバータ
１０を介してＰ −ＭＯＳ ＦＥＴ ］ １のゲートに
与えられる。
また、Ｐ−ＭＯＳＦＥＴ ９ 、１１のドレイン電圧は
Ｎ−ＭＯＳＦＥＴ１２ 、１３のゲートに与えられる。
Ｎ−ＭＯＳＦＥＴ１２ 、１３のゲートに与えられる。
Ｐ−ＭＯＳＦＥＴ９ 。
１１のソースには電源ＶＤＤが与えられ、Ｎ−１’／ｌ
０３ＦＥＴ１２ 、１３のソースには電源−ＶＦが与え
られる。そして、Ｐ−ＭＯＳＦＥＴ ９ 、１１の１−
″レインはそれぞれＮ−ＭＯＳＦＥＴ １３ 、１２の
ドレインに共通接続され、出力信号ＯＵＴはＰ−ＭＯＳ
ＦＥＴ １１およびＮ−ＭＯＳＦＥＴ １２のドレイン
から取り出される。
０３ＦＥＴ１２ 、１３のソースには電源−ＶＦが与え
られる。そして、Ｐ−ＭＯＳＦＥＴ ９ 、１１の１−
″レインはそれぞれＮ−ＭＯＳＦＥＴ １３ 、１２の
ドレインに共通接続され、出力信号ＯＵＴはＰ−ＭＯＳ
ＦＥＴ １１およびＮ−ＭＯＳＦＥＴ １２のドレイン
から取り出される。
入力信号ＩＮ カ″Ｈ” （ＶＤＤ） ＋７）ときは、
Ｐ−ＭＯＳＦＥＴ９およびＮ−ＭＯＳＦＥＴ １２ばＯ
ＦＦ Ｌ、Ｐ−ＭＯＳＦＥＴ１１およびＮ−ＭＯ８ＦＥ
’ｌ”１３はＯＮするので、出力信号ＯＵＴ ｉｄ ”
Ｈ”（ｖＤＤ）トナル。コレに対し、入力信号ＩＮが”
Ｌ”（ＯＶ） （７）ときはＰ−ＭＯＳＦＥＴ ９ オ
、ｌ：びＮ−ＭＯＳＦＥＴ １２はＯＮＬ、Ｐ−ＭＯＳ
ＦＥＴ １１およびＮ−ＭＯＳＦＥＴ１３はＯＦＦする
ので、出力信号ＯＵＴは’Ｌ”（−ＶＦ）となる。従っ
て、入カイ＝号ＩＮと出力信号ＯＵＴのレベルは反転さ
れずに、Ｌ″のレベルがＯｖから−ｖＦにジットする。
Ｐ−ＭＯＳＦＥＴ９およびＮ−ＭＯＳＦＥＴ １２ばＯ
ＦＦ Ｌ、Ｐ−ＭＯＳＦＥＴ１１およびＮ−ＭＯ８ＦＥ
’ｌ”１３はＯＮするので、出力信号ＯＵＴ ｉｄ ”
Ｈ”（ｖＤＤ）トナル。コレに対し、入力信号ＩＮが”
Ｌ”（ＯＶ） （７）ときはＰ−ＭＯＳＦＥＴ ９ オ
、ｌ：びＮ−ＭＯＳＦＥＴ １２はＯＮＬ、Ｐ−ＭＯＳ
ＦＥＴ １１およびＮ−ＭＯＳＦＥＴ１３はＯＦＦする
ので、出力信号ＯＵＴは’Ｌ”（−ＶＦ）となる。従っ
て、入カイ＝号ＩＮと出力信号ＯＵＴのレベルは反転さ
れずに、Ｌ″のレベルがＯｖから−ｖＦにジットする。
第８図はＮチャンネルのドライブ用ＭＯ８ＦＥＴを用い
て通常の耐圧で大電流が供給でさるように設計された本
発明の他の実施例の回路図で、第３図と同一要素は同一
符号で示しである。Ｐ−ＭＯＳＦＥＴ２およびＮ−ＭＯ
ＳＦＥＴ ３で構成されるＣＭＯＳインバータの入力は
Ｎ−ＭＯＳＦＥＴ １４のゲートに与えられ、こノＣＭ
ＯＳイン／々−夕の出力はＮ−ＭＯＳＦＥＴ １５のゲ
ートに与えられる。また、Ｎ−ＭＯＳＦＥＴ１４ 、１
５のドレインと、Ｐ−ＭＯＳＦＥＴ １６ ｔ １７の
ドレインと、ｐ−ＭＯＳＦＥＴ １７ 、１６のゲート
はそれぞれ共通接続され、Ｐ−ＭＯＳＦＥＴ １６ 、
１７のソースにはシフトのための電源ＶＢ（システムの
他の回路で用いられているものを利用できる）が与えら
れる。そして、Ｐ−ＭＯＳＦＥＴ １６およびＮ−ＭＯ
ＳＦＥＴ １４のＦレイン電圧がドライブ用Ｎ−ＭＯＳ
ＦＥＴ ５のゲートに与えられる。
て通常の耐圧で大電流が供給でさるように設計された本
発明の他の実施例の回路図で、第３図と同一要素は同一
符号で示しである。Ｐ−ＭＯＳＦＥＴ２およびＮ−ＭＯ
ＳＦＥＴ ３で構成されるＣＭＯＳインバータの入力は
Ｎ−ＭＯＳＦＥＴ １４のゲートに与えられ、こノＣＭ
ＯＳイン／々−夕の出力はＮ−ＭＯＳＦＥＴ １５のゲ
ートに与えられる。また、Ｎ−ＭＯＳＦＥＴ１４ 、１
５のドレインと、Ｐ−ＭＯＳＦＥＴ １６ ｔ １７の
ドレインと、ｐ−ＭＯＳＦＥＴ １７ 、１６のゲート
はそれぞれ共通接続され、Ｐ−ＭＯＳＦＥＴ １６ 、
１７のソースにはシフトのための電源ＶＢ（システムの
他の回路で用いられているものを利用できる）が与えら
れる。そして、Ｐ−ＭＯＳＦＥＴ １６およびＮ−ＭＯ
ＳＦＥＴ １４のＦレイン電圧がドライブ用Ｎ−ＭＯＳ
ＦＥＴ ５のゲートに与えられる。
次に、第８図に示す回路の動作を説明する。
Ｎ−ＭＯＳＦＥＴ １５の入力信号（ＣＭＯＳインバー
タの出力）が’Ｈ” （ＣＭＯＳインバータの入力すな
わちＮ−ＭＯＳＦＥＴ １４のゲート入力は”Ｌ”）の
ときは、Ｎ−ＭＯＳＦＥＴ １５はＯＮ Ｌ、Ｎ−ＭＯ
ＳＦＥＴ １４はＯＦＦする。
タの出力）が’Ｈ” （ＣＭＯＳインバータの入力すな
わちＮ−ＭＯＳＦＥＴ １４のゲート入力は”Ｌ”）の
ときは、Ｎ−ＭＯＳＦＥＴ １５はＯＮ Ｌ、Ｎ−ＭＯ
ＳＦＥＴ １４はＯＦＦする。
ゆえに、Ｐ−ＭＯＳＦＥＴ１６のゲートはゝ″Ｌ”にな
ッテＯＮし、Ｐ−ＭＯＳＦＥＴ １．７ （７）ゲート
はＨ”になってＯＦＦする。従って、このレベルシフト
回路に’Ｈ” （ＶＤＤ）が入力されると’Ｈ” （Ｖ
Ｂ）が出方される。Ｎ−ＭＯＳＦＥＴ １５の人力信号
を＜（Ｌ Ｉ＋とすると上記の動作は逆になる。従って
このレベルシフト回路に”Ｌ”（ＯＶ）が入力されると
”Ｌ” （ＯＶ）が出方される。このようにして、Ｈ″
のときのドライブ用Ｎ−ＭＯ８ＦＥＴ ５のゲートに与
えられる信号レベルがｖＤＤ（例えば＋５Ｖ）からＶＢ
（例えば＋ｌ０Ｖ）にシフトされると、第４図に示した
のと同様の原理によってＮチャンネルのドライブ用Ｎ０
８ＦＥＴ （７）ドレイン電流としてはより犬眠流が得
られるようになる。
ッテＯＮし、Ｐ−ＭＯＳＦＥＴ １．７ （７）ゲート
はＨ”になってＯＦＦする。従って、このレベルシフト
回路に’Ｈ” （ＶＤＤ）が入力されると’Ｈ” （Ｖ
Ｂ）が出方される。Ｎ−ＭＯＳＦＥＴ １５の人力信号
を＜（Ｌ Ｉ＋とすると上記の動作は逆になる。従って
このレベルシフト回路に”Ｌ”（ＯＶ）が入力されると
”Ｌ” （ＯＶ）が出方される。このようにして、Ｈ″
のときのドライブ用Ｎ−ＭＯ８ＦＥＴ ５のゲートに与
えられる信号レベルがｖＤＤ（例えば＋５Ｖ）からＶＢ
（例えば＋ｌ０Ｖ）にシフトされると、第４図に示した
のと同様の原理によってＮチャンネルのドライブ用Ｎ０
８ＦＥＴ （７）ドレイン電流としてはより犬眠流が得
られるようになる。
なお、レベルシフト回路を、申−のＮ−ＭＯＳＦＥＴ
ト抵抗の組合せによシ構成することもできる。
ト抵抗の組合せによシ構成することもできる。
上記の如く本発明によれば、同一のチップ上に、電位差
■１ の２値の駆動電圧信号を発生する駆動回路と、
ゲートに駆動電圧信号全人カして２値の底力を出力する
ドライブ用ＭＯ８ＦＥＴを設けた出方ドライブ回路にお
いて、これらと同一のチップ上に駆動回路の出力を電位
差ｖ２（Ｖ２の絶対値はＶｌの絶対値より大きい）の低
圧信号に変換するレベルシフト回路を設け、ドライブ用
ＭＯ３ＦＥＴがＰチャンネルのときはＬ”のときの電位
がより低い電位にシフトされたレベルシフト回路の出力
にもとついて出力′戒流全ドライグし、ドライブ用ＭＯ
３ＦＥＴがＮチャンネルのときは′Ｈ”のときの電位が
より高い電位にシフトされたレベルシフ）・回路の出力
電流２ｒライプするようにしたので、ドライノ々トラン
ジスタがチップ上で占める面積を小さくしかつコストの
上昇を抑えながら、大電流供給能力を持たせた出力ドラ
イブ回路を得ることができる。
■１ の２値の駆動電圧信号を発生する駆動回路と、
ゲートに駆動電圧信号全人カして２値の底力を出力する
ドライブ用ＭＯ８ＦＥＴを設けた出方ドライブ回路にお
いて、これらと同一のチップ上に駆動回路の出力を電位
差ｖ２（Ｖ２の絶対値はＶｌの絶対値より大きい）の低
圧信号に変換するレベルシフト回路を設け、ドライブ用
ＭＯ３ＦＥＴがＰチャンネルのときはＬ”のときの電位
がより低い電位にシフトされたレベルシフト回路の出力
にもとついて出力′戒流全ドライグし、ドライブ用ＭＯ
３ＦＥＴがＮチャンネルのときは′Ｈ”のときの電位が
より高い電位にシフトされたレベルシフ）・回路の出力
電流２ｒライプするようにしたので、ドライノ々トラン
ジスタがチップ上で占める面積を小さくしかつコストの
上昇を抑えながら、大電流供給能力を持たせた出力ドラ
イブ回路を得ることができる。
例えば、第５図乃至第７図に示す実施例においては、レ
ベルシフト回路が新たに必要になるが、ドライブ用ＭＯ
３ＦＥＴのゲート幅を数千ミクロン（従来）から叔百ミ
クロンに縮小することが可能になる。このため、ドライ
ブ用ＭＯＳＦＥＴ全体が占める面積を従来よりはるかに
小さくできる。なお、新たに必峨となるレベルシフト回
路は電圧ドライブのみで・亀流駆動能力が不要なため、
最小の面積によってチップ上で４１４成できる。
ベルシフト回路が新たに必要になるが、ドライブ用ＭＯ
３ＦＥＴのゲート幅を数千ミクロン（従来）から叔百ミ
クロンに縮小することが可能になる。このため、ドライ
ブ用ＭＯＳＦＥＴ全体が占める面積を従来よりはるかに
小さくできる。なお、新たに必峨となるレベルシフト回
路は電圧ドライブのみで・亀流駆動能力が不要なため、
最小の面積によってチップ上で４１４成できる。
また、第８図の実施例においては、市：流能力を１０倍
程度上げることができる。すなわち、電流供給の能力を
一定に保つならば、チップ上においてＰライパトランジ
スタの占める面債金著しく少なく（従来の約１／１０程
度）することができる。
程度上げることができる。すなわち、電流供給の能力を
一定に保つならば、チップ上においてＰライパトランジ
スタの占める面債金著しく少なく（従来の約１／１０程
度）することができる。
なお、実施例ではドライブ用ＭＯ８ＦＥＴがＰチャンネ
ルのときは高側圧とし、Ｎチャンネルのときは通常の耐
圧としたが、この逆であっても本発明を適用することが
できる。
ルのときは高側圧とし、Ｎチャンネルのときは通常の耐
圧としたが、この逆であっても本発明を適用することが
できる。
第１図は従来装置の一構成例の回路図、第２図および第
３図は従来装置の他の栴成例の回路図、第４図はＰチャ
ンネルＭＯ８ＦＥＴのドレイン′電流特性を説明する図
、第５図は本発明の一実施例の回路図、第６図は第５図
に示す実施例の動作を説明する図１．ｘ３７図は第５図
に示す実施例のレベルシフト回路の詳細な回路図、第８
図は本発明の他の実施例の回路図である。 １・・・チップ、２．８．９ 、＋１ ＋ １．６ ＋
１７・・・Ｐ −ＭＯＳＦＥＴ、 ３．１．２，１
３，１４．１５・・・Ｎ−ＭＯＳＦＥＴ、、 ４・・
・ドライブ用Ｐ−ＭＯ８ＦＥＴ、 ５・・・ドライブ
用Ｎ−ＭＯ８ＦＥＴ。 ６・・・ＬＥＤＸｌｏ・・・インバータ。 出願人代理人 猪 股 清 手続補正書（方式） 昭和閏年８月８日 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和お年特許願第７５０９９号 ２、発明の名称 出力ドライブ回路 ３、補正をする者 事件との関係 特許出願人 （ａｏ７）東京芝浦電気株式会社 第４図 ドレイン電／ＨＶｏｓ（Ｖ）
３図は従来装置の他の栴成例の回路図、第４図はＰチャ
ンネルＭＯ８ＦＥＴのドレイン′電流特性を説明する図
、第５図は本発明の一実施例の回路図、第６図は第５図
に示す実施例の動作を説明する図１．ｘ３７図は第５図
に示す実施例のレベルシフト回路の詳細な回路図、第８
図は本発明の他の実施例の回路図である。 １・・・チップ、２．８．９ 、＋１ ＋ １．６ ＋
１７・・・Ｐ −ＭＯＳＦＥＴ、 ３．１．２，１
３，１４．１５・・・Ｎ−ＭＯＳＦＥＴ、、 ４・・
・ドライブ用Ｐ−ＭＯ８ＦＥＴ、 ５・・・ドライブ
用Ｎ−ＭＯ８ＦＥＴ。 ６・・・ＬＥＤＸｌｏ・・・インバータ。 出願人代理人 猪 股 清 手続補正書（方式） 昭和閏年８月８日 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和お年特許願第７５０９９号 ２、発明の名称 出力ドライブ回路 ３、補正をする者 事件との関係 特許出願人 （ａｏ７）東京芝浦電気株式会社 第４図 ドレイン電／ＨＶｏｓ（Ｖ）
Claims (1)
- 同一のチップ上に、電位差■□の２値の駆動電圧信号を
発生する駆動回路と、ゲートに前記電位差Ｖ０の２値の
駆動電圧信号に応答した入力を受は外部回路に対して出
力を供給するドライブ用ＭＯ８ＦＥＴとを設けた出力ド
ライブ回路において、前記チップ上に、前記電位差Ｖ１
よりも絶対値の大きい電位差ｖ２の電源により動作して
前記電位差Ｖ□の２値の駆動電圧信号を電位差ｖ２の２
値の駆動電圧信号に変換するレベルシフト回路を設け、
前記ドライブ用ＭＯ８ＦＥＴは前記電位差ｖ２の２値の
駆動電圧信号によりドライブされることを特徴とする出
力ドライブ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58075099A JPS59201525A (ja) | 1983-04-28 | 1983-04-28 | 出力ドライブ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58075099A JPS59201525A (ja) | 1983-04-28 | 1983-04-28 | 出力ドライブ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59201525A true JPS59201525A (ja) | 1984-11-15 |
Family
ID=13566382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58075099A Pending JPS59201525A (ja) | 1983-04-28 | 1983-04-28 | 出力ドライブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59201525A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016048469A (ja) * | 2014-08-27 | 2016-04-07 | ラピスセミコンダクタ株式会社 | 半導体装置、電池監視システム、及び半導体装置の起動方法 |
-
1983
- 1983-04-28 JP JP58075099A patent/JPS59201525A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016048469A (ja) * | 2014-08-27 | 2016-04-07 | ラピスセミコンダクタ株式会社 | 半導体装置、電池監視システム、及び半導体装置の起動方法 |
| US10018680B2 (en) | 2014-08-27 | 2018-07-10 | Lapis Semiconductor Co., Ltd. | Semiconductor device, battery monitoring system, and method for activating semiconductor device |
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