JP3930498B2 - レベルシフト回路 - Google Patents

Description

本発明は、入力信号を電圧レベルの異なる信号に変換して出力するレベルシフト回路に関する。

第１の基準電圧を基準とした入力信号を、第２の基準電圧を基準とした信号に変換するレベルシフト回路が駆動回路に用いられている（例えば、特許文献１参照）。このようなレベルシフト回路の例を図８に示す。このレベルシフト回路１０´は、第１の基準電圧ＧＮＤ（０［Ｖ］））を基準とする入力信号Ｖｉｎに入力回路２０´により所定の変換を施して生成した制御信号Ｇ１、Ｇ２に従って動作する。入力回路２０´は、第１の基準電圧ＧＮＤを基準とする電源電圧ＶＤＤ（ここでは５［Ｖ］とする）により駆動されている。
レベルシフト回路１０´は、図８に示すように、ｐ型の高耐圧ＭＯＳトランジスタＨＭｐ１及びＨＭｐ２と、抵抗Ｒ１及びＲ２と、バッファ回路１１とを備えている。

高耐圧ＭＯＳトランジスタＨＭｐ１は、ソースが電源電圧ＶＤＤに接続され、ドレインが抵抗Ｒ１の一端に接続されている。抵抗Ｒ１の他端は第２の基準電圧ＣＯＭ（ここでは−９０［Ｖ］とする）に接続されており、従って、高耐圧ＭＯＳトランジスタＨＭｐ１のソース・ドレイン間には、高電圧（ＶＤＤ−ＣＯＭ＝９５［Ｖ］）が印加されている。また、高耐圧ＭＯＳトランジスタＨＭｐ１は、入力回路２０´からの制御信号Ｇ１をゲートに入力させるように構成され、この制御信号Ｇ１によりオン／オフ制御される。

同様に、高耐圧ＭＯＳトランジスタＨＭｐ２は、ソースが電源電圧ＶＤＤに接続され、ドレインが抵抗Ｒ２の一端に接続されている。抵抗Ｒ２の他端は第２の基準電圧ＣＯＭに接続されており、従って、高耐圧ＭＯＳトランジスタＨＭｐ２のソース・ドレイン間には、高電圧（ＶＤＤ−ＣＯＭ＝９５［Ｖ］）が印加されている。また、高耐圧ＭＯＳトランジスタＨＭｐ２は、入力回路２０´からの制御信号Ｇ２をゲートに入力させるように構成され、この制御信号Ｇ２によりオン／オフ制御される。制御信号Ｇ１及びＧ２は論理が反対の信号であり、従って高耐圧ＭＯＳトランジスタＨＭｐ１及びＨＭｐ２は交互に導通するよう制御される。

バッファ回路１１は第２の基準電圧ＣＯＭを基準とした電源電圧（１５［Ｖ］）を印加され、高耐圧ＭＯＳトランジスタＨＭｐ１及びＨＭｐ２の導通により流れる電流により、ノードＮ１及びＮ２に発生する電圧を適宜変換して、第２の基準電圧ＣＯＭを基準とした出力信号Ｖｏｕｔを出力する。

米国特許公報５５０２４１２号（第８頁左欄、第２図等）

しかし、上記のレベルシフト回路では、高耐圧ＭＯＳトランジスタＨＭｐ１及びＨＭｐ２は数十［Ｖ］の耐圧を有する必要があるため、そのサイズを大きくする必要があり、従って容量も大きくなる。このようなレベルシフト回路において動作速度を早めるためには、これらのトランジスタＨＭｐ１及びＨＭｐ２に大きな駆動電流を流す必要がある。しかし、大きな駆動電流を流すことは、消費電力の増大という問題を招来する。逆に消費電力を少なくしようとすれば、動作速度を遅くせざるを得ない。このように、上記のレベルシフト回路では、消費電力の低減と動作の高速化とはトレードオフの関係となり、２つを同時に達成することは困難であった。
本発明は、上記の問題に鑑みてなされたものであり、高耐圧の半導体スイッチング素子を用いたレベルシフト回路において、消費電力の低減と高速動作とを同時に達成することを目的とする。

上記目的達成のため、この発明に係るレベルシフト回路は、第１の基準電圧及び第１の電源電圧との間で振幅する入力信号を第２の負の基準電圧及び第２の電源電圧との間で振幅する出力信号に変換するように構成されたレベルシフト回路において、前記第１の電源電圧と前記第２の負の基準電圧との間に並列に設けられ、前記入力信号に基づき導通するように構成された第１及び第２の半導体スイッチング素子と、それぞれが前記第１及び第２の半導体スイッチング素子と直列に設けられ、定常的に導通状態に保持される、前記第１及び第２の半導体スイッチング素子よりも高耐圧の第１及び第２の高耐圧半導体スイッチング素子と、前記第１及び第２の半導体スイッチング素子に第１の電流を供給する第１の電流源回路と、前記第１の電流源回路と並列に接続され前記第１又は第２の半導体スイッチング素子が電流を流さない状態から流す状態に変化させる信号を受けて所定の期間だけ前記第１又は第２の半導体スイッチング素子に第２の電流を供給する第２の電流源回路と、前記第１及び第２の半導体スイッチング素子に流れる電流により発生する電気信号に基づいて前記出力信号を生成し出力する出力回路とを備えたことを特徴とする。

このレベルシフト回路において、前記第１及び第２の高耐圧半導体スイッチング素子は、ｐ型ＭＯＳトランジスタであり、そのゲートにしきい値電圧以下の電圧を定常的に与えられたものとすることができる。この場合、前記第１の基準電圧は接地電位であり、第１及び第２の高耐圧半導体スイッチング素子は、そのゲートに前記第１の基準電圧を定常的に印加されているようにすることができる。
またこのレベルシフト回路において、前記第１及び第２の半導体スイッチング素子は、一方が前記入力信号を奇数回反転させた信号に基づいて制御され、他方が前記入力信号を偶数回反転させた信号に基づいて制御されるように構成することができる。なお、前記第１の電流源回路は、前記第１又は第２の半導体スイッチング素子が導通している間前記第１及び第２の高耐圧半導体スイッチング素子に電流を供給するように構成することができる。また、１つの好適な実施の形態として、前記第１の電流源回路及び前記第２の電流源回路は、前記第１の電源電圧を印加されて動作することができる。

また、このレベルシフト回路において、前記入力信号を所定時間遅延させた遅延信号を発生させる遅延回路を更に備え、前記第２の電流源回路は、前記遅延信号に基づいて前記第２の電流の供給を停止するように構成することができる。この場合、前記遅延回路は、抵抗とキャパシタからなるＲＣ回路を備え、このＲＣ回路の時定数は、前記第２の電流源回路が前記第２の電流を供給すべき期間に合わせて設定されるのが好ましい。
また、このレベルシフト回路において、前記出力回路は、前記第１及び第２の高耐圧半導体スイッチング素子が流す電流に比例する電流を発生させる電流発生回路とすることができる。この場合、前記第２の電源電圧は負の電圧であり、前記電流発生回路は前記第２の電源電圧を印加されて動作するのが好適である。

また、このレベルシフト回路において、前記出力回路は、その出力端にシュミット回路を備えたものとすることができる。
また、このレベルシフト回路において、前記第１の電流源回路は、それぞれ前記第１及び第２の半導体スイッチング素子に直列に接続され、ゲートに第１の基準電位が印加された第１及び第２のｐ型ＭＯＳトランジスタを含むようにすることができる。この場合、前記第２の電流源回路は、それぞれ前記第１及び第２の半導体スイッチング素子に直列に接続され、ゲートに前記入力信号の遅延信号が入力された第３及び第４のｐ型ＭＯＳトランジスタを含むようにすることができる。更にこの場合、前記第３のｐ型ＭＯＳトランジスタは前記入力信号を偶数回反転させた信号が入力され、前記第１の半導体スイッチング素子は前記入力信号を奇数回反転させた信号が入力されるのが好適である。
また、このレベルシフト回路において、第１及び第２の半導体スイッチング素子と直列に接続されるダイオードを含む逆流防止回路を更に備えることができる。また、このレベルシフト回路において、前記第１及び第２の半導体スイッチング素子、前記第１及び第２の高耐圧半導体スイッチング素子、前記第１の電流源回路、前記第２の電流源回路、及び前記出力回路は、ＳＯＩ基板上において絶縁膜により互いに電気的に分離されて形成されることができる。

本発明によれば、高耐圧の半導体スイッチング素子を用いたレベルシフト回路において、消費電力の低減と高速動作とをシンプルな入力回路により同時に達成することができる。

次に、本発明の第１の実施の形態に係るレベルシフト回路を、図面を参照して詳細に説明する。図１に示すように、この実施の形態に係るレベルシフト回路１０は、従来技術（図８）と同様に、高耐圧ＭＯＳトランジスタＨＭｐ１及びＨＭｐ２を備えている。また、入力回路２０により入力信号Ｖｉｎに所定の変換を施して生成された制御信号Ｇ１、Ｇ２に基づいて動作する点も図８のものと同様である。

ただし、この実施の形態では、両トランジスタＨＭｐ１及びＨＭｐ２のゲートは第１の基準電圧ＧＮＤ（０［Ｖ］）を固定的に印加されており、両トランジスタＨＭｐ１及びＨＭｐ２は定常的に導通状態に保持されている点で図８のものと異なっている。両トランジスタＨＭｐ１及びＨＭｐ２が定常的に導通状態にされている代わりに、本実施の形態のレベルシフト回路１０は、両トランジスタＨＭｐ１及びＨＭｐ２のソース側に直列接続されたｐ型ＭＯＳトランジスタＭ１及びＭ２を備えている。

また、このレベルシフト回路１０は、電流源回路１２、電流源回路１３、遅延回路１４及び電流ミラー回路１５も備えている。以下、これらの回路１２〜１５を、ＭＯＳトランジスタＭ１、Ｍ２と共に説明する。

ＭＯＳトランジスタＭ１は、制御信号Ｇ１をゲートに入力させ、この制御信号Ｇ１によりオン／オフして、高耐圧ＭＯＳトランジスタＨＭｐ１への電流の供給を切り替える。また、ＭＯＳトランジスタＭ２は、制御信号Ｇ２をゲートに入力させ、この制御信号Ｇ２によりオン／オフして高耐圧ＭＯＳトランジスタＨＭｐ２への電流の供給を切り替える。制御信号Ｇ１とＧ２は論理が反対の信号であり、これにより両トランジスタＨＭｐ１とＨＭｐ２に交互に電流が流れる。

電流源回路１２は、ＭＯＳトランジスタＭ１又はＭ２と電源電圧ＶＤＤ（電源Ｅ１（５［Ｖ］））との間に接続され、ＭＯＳトランジスタＭ１及びＭ２の導通により、高耐圧ＭＯＳトランジスタＨＭｐ１及びＨＭｐ２に電流を供給する。電流源回路１２は、ｐ型ＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ１３からなるカレントミラー回路と抵抗Ｒ２とを含む。ＭＯＳトランジスタＭ１１はダイオード接続されており、そのゲートはＭＯＳトランジスタＭ１２、Ｍ１３のゲートに接続されている。また、トランジスタＭ１１、Ｍ１２及びＭ１３のソースには電源電圧ＶＤＤが供給されている。ＭＯＳトランジスタＭ１２は、ＭＯＳトランジスタＭ１を介して高耐圧ＭＯＳトランジスタＨＭｐ１に電流を供給し、ＭＯＳトランジスタＭ１３は、ＭＯＳトランジスタＭ２を介して高耐圧ＭＯＳトランジスタＨＭｐ２に電流を供給する。抵抗Ｒ２はＭＯＳトランジスタＭ１１のドレインと第１の基準電圧ＧＮＤとの間に接続されている。

また、電流源回路１３は、ｐ型ＭＯＳトランジスタＭ３から構成される電流源１３Ａと、ｐ型ＭＯＳトランジスタＭ４から構成される電流源１３Ｂとを備えている。ＭＯＳトランジスタＭ３は、電流源回路１２を構成するＭＯＳトランジスタＭ１２と並列に接続され、また、ＭＯＳトランジスタＭ４は電流源回路１２を構成するＭＯＳトランジスタＭ１３と並列に接続されている。

電流源１３Ａは、高耐圧ＭＯＳトランジスタＨＭｐ１が、電流を流さない状態から流す状態に変化した時点（即ち、ＭＯＳトランジスタＭ１がオンとされた時点）から所定の期間だけ、電流源回路１２とは独立に高耐圧ＭＯＳトランジスタＨＭｐ１に電流を供給するものである。同様に、電流源１３Ｂは、高耐圧ＭＯＳトランジスタＨＭｐ２が、電流を流さない状態から流す状態に変化した時点（即ち、ＭＯＳトランジスタＭ２がオンとされた時点）から所定の期間だけ、電流源回路１２とは独立に高耐圧ＭＯＳトランジスタＨＭｐ２に電流を供給する。このため、ＭＯＳトランジスタＭ３とＭ４は、次に説明する遅延回路１４により、交互に動作するように構成されている。

遅延回路１４は、電流源回路１３が動作する期間の長さを規定する役割を有する。遅延回路１４は、チェーン接続された複数（ここでは４個）のインバータ回路ＩＶ１〜ＩＶ４と、ＲＣ時定数回路ＴＣを備えている。ＲＣ時定数回路ＴＣは、抵抗Ｒ１の抵抗値及びキャパシタＣ１の容量値から決まる時定数を有している。
これにより、遅延回路１４は、入力端子に入力される入力信号Ｖｉｎよりもこの時定数に対応するタイミングだけ遅延した遅延信号を出力する。ＭＯＳトランジスタＭ３は、インバータ回路ＩＶ４の出力信号Ｇ３を、制御信号としてゲートに入力させており、一方、ＭＯＳトランジスタＭ４は、一段前段のインバータ回路ＩＶ３の出力信号Ｇ４を、制御信号としてゲートに入力させている。このため、前述したようにＭＯＳトランジスタＭ３とＭ４は交互に動作するようにされる。

電流ミラー回路１５は、高耐圧ＭＯＳトランジスタＨＭｐ１及びＨＭｐ２のドレイン側に接続され、高耐圧ＭＯＳトランジスタＨＭｐ１及びＨＭｐ２を流れる電流に比例した電流を発生させるものである。電流ミラー回路１５は、ｎ型ＭＯＳトランジスタＭ５及びＭ６、ｐ型ＭＯＳトランジスタＭ７及びＭ８、ｎ型ＭＯＳトランジスタＭ９及びＭ１０により構成されている。ＭＯＳトランジスタＭ５はダイオード接続されると共に、ドレインが高耐圧ＭＯＳトランジスタＨＭｐ１に接続され、ソースは第２の基準電圧ＣＯＭに接続されている。また、そのゲートがＭＯＳトランジスタＭ６のゲートに接続されている。ＭＯＳトランジスタＭ６のソースは第２の基準電圧ＣＯＭに接続されている。同様に、ＭＯＳトランジスタＭ９はダイオード接続されると共に、ドレインが高耐圧ＭＯＳトランジスタＨＭｐ２に接続され、ソースが第２の基準電圧ＣＯＭに接続されている。また、そのゲートがＭＯＳトランジスタＭ１０のゲートに接続されている。ＭＯＳトランジスタＭ１０のソースは第２の基準電圧ＣＯＭに接続されている。

一方、ＭＯＳトランジスタＭ７及びＭ８は、ソースが第２の基準電圧ＣＯＭを基準とした電源電圧Ｖｃｃ（ここでは−７５［Ｖ］とする）に接続されるとともに、ドレインはそれぞれＭＯＳトランジスタＭ６及びＭ１０に接続されている。また、ＭＯＳトランジスタＭ７はダイオード接続され、そのゲートはＭＯＳトランジスタＭ８のゲートに接続されている。ＭＯＳトランジスタＭ８のドレインには、シュミットインバータ回路１６の入力端子が接続され、その出力信号がレベルシフト回路１０の出力信号Ｖｏｕｔとされている。すなわち、シュミットインバータ回路１６は、電流ミラー回路１５と共に、高耐圧ＭＯＳトランジスタＨＭｐ１及びＨＭｐ２に交互に流れる電流により発生する電気信号に基づいて出力信号を生成し出力する出力回路として機能するものである。また、シュミットインバータ回路１６は、入力信号の立ち上がり時と立ち下がり時においてしきい値電圧が異なるものであり、これにより、第２の基準電圧ＣＯＭ又は高耐圧ＭＯＳトランジスタＨＭｐ１及びＨＭｐ２のドレイン電圧の時間変化（ｄＶ／ｄｔ）に対する誤動作マージンを上げる役割を果たす。

高耐圧ＭＯＳトランジスタＨＭｐ１に電流が流れると、この電流がＭＯＳトランジスタＭ５からＭ６、Ｍ７、Ｍ８へミラーされ、この電流に基づく出力信号Ｖｏｕｔがシュミットインバータ回路１６から出力される。同様に、高耐圧ＭＯＳトランジスタＨＭｐ２に電流が流れると、この電流がＭＯＳトランジスタＭ９からＭ１０へミラーされ、この電流に基づく出力信号Ｖｏｕｔがシュミットインバータ回路１６から出力される。なお、ＭＯＳトランジスタＭ５〜Ｍ１０のサイズ比を適当に調整可能である。

なお、入力回路２０は、図１に示すように、入力信号Ｖｉｎを１回反転させた制御信号Ｇ１を生成するためのインバータ回路ＩＶ５と、入力信号Ｖｉｎを２回反転させた制御信号Ｇ２を生成するためのインバータ回路ＩＶ６及びＩＶ７を備えている。これにより、制御信号Ｇ１とＧ２は論理が逆の信号となり、前述したようにＭＯＳトランジスタＭ１とＭ２は交互に導通するようにされる。

次に、この図１のレベルシフト回路１０の動作を、図２に示すタイミングチャート及び図３により説明する。
図２に示すように、時刻ｔ１において、入力信号Ｖｉｎが「Ｌ」から「Ｈ」に立ち上がると、ＭＯＳトランジスタＭ１のゲートへ入力される制御信号Ｇ１は「Ｈ」から「Ｌ」に立ち下がり、これによりＭＯＳトランジスタＭ１が導通し、電流源回路１２から電流Ｉ１２が高耐圧ＭＯＳトランジスタＨＭｐ１に供給されると共に、これとは別に、電流源回路１３からも電流Ｉ１３が供給される（図３参照）。この電流Ｉ１２とＩ１３の合計の電流が電流ミラー回路１５により電流Ｉ２、Ｉ３としてミラーされ、シュミットインバータ回路１６から出力信号Ｖｏｕｔが出力される。

時刻ｔ２において、制御信号Ｇ３が、時間（１）（ｔ２−ｔ１）だけ遅れて「Ｌ」から「Ｈ」に立ち上がると、ＭＯＳトランジスタＭ３はオフとなり、これにより電流Ｉ１３の供給は遮断される。

このように、この実施の形態では、電流源１３Ａ（すなわちＭＯＳトランジスタＭ３）からの電流Ｉ１３は、高耐圧ＭＯＳトランジスタＨＭｐ１に電流が流れ始めた時刻ｔ１から時刻ｔ２までの間だけ供給され、その後は電流源回路１２からの電流Ｉ１２のみが供給される。すなわち、高耐圧ＭＯＳトランジスタＨＭｐ１には、動作開始後の限定された期間（１）だけ大きな電流が流れるので、レベルシフト回路１０の消費電力が低減される。また、この期間（１）に大電流が流れることにより、高耐圧ＭＯＳトランジスタＨＭｐ１が早期に充電され高速動作が可能となる。

加えて、この実施の形態では、高耐圧ＭＯＳトランジスタＨＭｐ１を流れる電流を、トランジスタＭ１を用いて制御しているため、遅延回路１４及び入力回路２０は、インバータ回路やＲＣ時定数回路等により簡易に構成することができる。なお、ＭＯＳトランジスタＭ３のサイズが大きくなれば、それだけ電流Ｉ１３も大きくなり、より高耐圧ＭＯＳトランジスタＨＭｐ１の動作開始直後に流れるトータルの電流の大きさを大きくすることができる。

同様に、時刻ｔ３において、入力信号Ｖｉｎが「Ｈ」から「Ｌ」に立ち下がると、ＭＯＳトランジスタＭ２のゲートへ入力される制御信号Ｇ２は「Ｈ」から「Ｌ」に立ち下がり、これによりＭＯＳトランジスタＭ２が導通し、電流源回路１２からの電流が高耐圧ＭＯＳトランジスタＨＭｐ２に供給されると共に、これとは別に、電流源回路１３（電流源１３Ｂ）からも電流が供給される。時刻ｔ４において、制御信号Ｇ４が、時間（２）（ｔ４−ｔ３）だけ遅れて「Ｌ」から「Ｈ」に立ち上がると、ＭＯＳトランジスタＭ４はオフとなり、これにより電流源１３Ｂからの電流の供給は遮断される。この高耐圧ＭＯＳトランジスタＨＭｐ２に関しても、高耐圧ＭＯＳトランジスタＨＭｐ１と同様、大電流が供給されるのは動作開始直後の限られた時間（２）だけであるので、消費電力の低減と高速動作の両方が同時に実現される。なお、ＭＯＳトランジスタＭ４についても、そのサイズが大きければ、それだけ大きな電流を供給可能であることは、ＭＯＳトランジスタＭ３と同様である。

図１では、ＭＯＳトランジスタＭ７がダイオード接続され、ＭＯＳトランジスタＭ８のドレイン側にシュミットインバータ回路１６の入力端子が接続されている。しかし、これに代えて、図４に示すように、ＭＯＳトランジスタＭ８をダイオード接続し、ＭＯＳトランジスタＭ７のドレイン側にシュミットインバータ回路１６の入力端子を接続するようにしてもよい。また、電流ミラー回路１５は、図８に示したような抵抗Ｒ１及びＲ２で置き換えることもできる。要は、高耐圧ＭＯＳトランジスタＨＭｐ１、ＨＭｐ２を流れる電流を何らかの形で電気信号として取り出すことができるものであればよい。

次に、本発明の第２の実施の形態に係るレベルシフト回路を、図５を参照して詳細に説明する。第１の実施の形態と同一の構成要素については、図５において同一の符号を付し、その詳細な説明は省略する。
この実施の形態は、ダイオードＤ１及びＤ２からなる逆流防止回路２１を備えている点において、第１の実施の形態と異なっている。ダイオードＤ１及びＤ２は、それぞれｐ型ＭＯＳトランジスタＭ１及びＭ２と直列に接続され、電源電圧ＶＤＤ側をアノードに、電源電圧ＶＣＣ側をカソードに接続されている。これにより、本実施の形態のレベルシフト回路自体の動作や外来電圧ノイズの招来等に起因して第２の基準電圧ＣＯＭが変動し、第１の基準電圧ＧＮＤ以上となったとしても、電流の逆流を防止することができる。これにより、レベルシフト回路の動作の安定化が図られる。
なお、図６に示すように、逆流防止回路２１´を第２の基準電圧ＣＯＭの端子の手前に接続すれば、ダイオードＤ３を１つのみとすることもできる。

以上の実施の形態のレベルシフト回路は、ＳＯＩ基板上に形成するのが好適である。すなわち、図７に示すように、図１及び図４〜６に示すレベルシフト回路を構成する各トランジスタ（図７では、トランジスタＭ１、Ｍ３、Ｍ５〜Ｍ７及びＨＭｐ１が図示されている）を、半導体基板３１及びＳＯＩ酸化膜３２からなるＳＯＩ基板上に形成すると共に、各トランジスタを、素子分離絶縁膜３５で絶縁分離するのが好ましい。これにより、各トランジスタをディスクリート素子のように取り扱うことができ、例えば、高電圧ＭＯＳトランジスタＨＭｐ１、ＨＭｐ２の基板の電圧制御等を、他のトランジスタ等への影響を考慮することなく行なうことができる。また、各素子の耐圧を高くすることができるなど回路の信頼性の向上が期待できる。また、高耐圧素子と低耐圧素子とを同一基板上に形成することができるため、レベルシフト回路の小型化を図ることが出来る。
なお、図７では、一重のＳＯＩ分離の例を示したが、二重、又はそれ以上のＳＯＩ分離においても、同様に高圧動作が可能である。

以上、発明の実施の形態について説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の追加、変更又は置換等が可能である。

本発明の第１の実施の形態に係るレベルシフト回路の全体構成を示す。 図１に示すレベルシフト回路１０の動作を示すタイミングチャートである。 図１に示すレベルシフト回路１０の動作を示す部分回路図である。 図１に示す実施の形態の変形例を示す。 本発明の第２の実施の形態に係るレベルシフト回路の全体構成を示す。 図５に示す実施の形態の変形例を示す。 本発明の実施の形態に係るレベルシフト回路をＳＯＩ基板上に形成した場合を示す。 従来のレベルシフト回路１０´の構成を示す概略図である。

符号の説明

１０、１０´・・・レベルシフト回路、 １１・・・バッファ回路、 ＨＭｐ１、ＨＭｐ２・・・高耐圧ＭＯＳトランジスタ、 Ｍ１、Ｍ２・・・ＭＯＳトランジスタ、 １２、１３・・・電流源回路、 １４・・・遅延回路、 １５・・・電流ミラー回路、 １６・・・シュミットインバータ回路、 ２０・・・入力回路、 ２１、２１´・・・逆流防止回路、 ３１・・・半導体基板、 ３２・・・ＳＯＩ酸化膜、 ３５・・・素子分離絶縁膜。

Claims (7)

1. 第１の基準電圧及び第１の電源電圧との間で振幅する入力信号を第２の負の基準電圧及び第２の電源電圧との間で振幅する出力信号に変換するように構成されたレベルシフト回路において、
   前記第１の電源電圧と前記第２の負の基準電圧との間に並列に設けられ、前記入力信号に基づき導通するように構成された第１及び第２の半導体スイッチング素子と、
   それぞれが前記第１及び第２の半導体スイッチング素子と直列に設けられ、定常的に導通状態に保持される、前記第１及び第２の半導体スイッチング素子よりも高耐圧の第１及び第２の高耐圧半導体スイッチング素子と、
   前記第１及び第２の半導体スイッチング素子に第１の電流を供給する第１の電流源回路と、
   前記第１の電流源回路と並列に接続され前記第１又は第２の半導体スイッチング素子が電流を流さない状態から流す状態に変化させる信号を受けて所定の期間だけ前記第１又は第２の半導体スイッチング素子に第２の電流を供給する第２の電流源回路と、
   前記第１及び第２の半導体スイッチング素子に流れる電流により発生する電気信号に基づいて前記出力信号を生成し出力する出力回路と
   を備えたことを特徴とするレベルシフト回路。
2. 前記入力信号を所定時間遅延させた遅延信号を発生させる遅延回路を更に備え、
   前記第２の電流源回路は、前記遅延信号に基づいて前記第２の電流の供給を停止する請求項１記載のレベルシフト回路。
3. 前記遅延回路は、抵抗とキャパシタからなるＲＣ回路を備え、このＲＣ回路の時定数は、前記第２の電流源回路が前記第２の電流を供給すべき期間に合わせて設定される請求項２記載のレベルシフト回路。
4. 前記第１の電流源回路は、それぞれ前記第１及び第２の半導体スイッチング素子に直列に接続され、ゲートに第１の基準電位が印加された第１及び第２のｐ型ＭＯＳトランジスタを含む請求項２記載のレベルシフト回路。
5. 前記第２の電流源回路は、それぞれ前記第１及び第２の半導体スイッチング素子に直列に接続され、ゲートに前記入力信号の遅延信号が入力された第３及び第４のｐ型ＭＯＳトランジスタを含む請求項４記載のレベルシフト回路。
6. 第１及び第２の半導体スイッチング素子と直列に接続されるダイオードを含む逆流防止回路を更に備えた、請求項１記載のレベルシフト回路。
7. 前記第１及び第２の半導体スイッチング素子、前記第１及び第２の高耐圧半導体スイッチング素子、前記第１の電流源回路、前記第２の電流源回路、及び前記出力回路は、ＳＯＩ基板上において絶縁膜により互いに電気的に分離されて形成された請求項１記載のレベルシフト回路。
   

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