JPS59186199A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS59186199A JPS59186199A JP58061698A JP6169883A JPS59186199A JP S59186199 A JPS59186199 A JP S59186199A JP 58061698 A JP58061698 A JP 58061698A JP 6169883 A JP6169883 A JP 6169883A JP S59186199 A JPS59186199 A JP S59186199A
- Authority
- JP
- Japan
- Prior art keywords
- column
- memory cell
- column line
- circuit
- sense
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体メモリにおける列線の選択回路と、その
列線に接続される多入力ゲート回路から１− なる電圧センス回路に関する。
列線に接続される多入力ゲート回路から１− なる電圧センス回路に関する。
第１図は従来の代表的な半導体メモリを示す概略図であ
る。図において１はアドレス入力ＡＸｏ。
る。図において１はアドレス入力ＡＸｏ。
ＡＸｌ、 ＡＸ２ ・・をデコードする行デコーダ、
２ｏ。
２ｏ。
２１．２□・・はこの行デコーダに接続される行線ｅ
３ｎ−６１３ｎ−１、、、（ｎ ＝ ０．１１２．、、
）は列線、４（ｎ−”４／） ｎ ＃ ” Ｉ ’１ｌ
＝ｏ ｐ １ ｒ ２ ”、はＭ○Ｓトヲンジスタより
なるメモリセル、 ５ｒＬ−ｏ、 ５ｎ−１゜１．（ｎ
＝ ０．１，２．、。）は列線選択用ＭＯ８）ヲンジ
スタ、６ｏ、６１．０６．は列線選択用ＭＯ８）ヲンジ
スタ、７はアドレス人力ａｕｏ ＋ ａｙｌ １ ”／
２−−−をデコードする列デコーダ、８はアドレス人力
ＡＹＯ１ＡＹｌ。
３ｎ−６１３ｎ−１、、、（ｎ ＝ ０．１１２．、、
）は列線、４（ｎ−”４／） ｎ ＃ ” Ｉ ’１ｌ
＝ｏ ｐ １ ｒ ２ ”、はＭ○Ｓトヲンジスタより
なるメモリセル、 ５ｒＬ−ｏ、 ５ｎ−１゜１．（ｎ
＝ ０．１，２．、。）は列線選択用ＭＯ８）ヲンジ
スタ、６ｏ、６１．０６．は列線選択用ＭＯ８）ヲンジ
スタ、７はアドレス人力ａｕｏ ＋ ａｙｌ １ ”／
２−−−をデコードする列デコーダ、８はアドレス人力
ＡＹＯ１ＡＹｌ。
ＡＹ２゜０．をデコードする列デコーダ、９は電圧セン
ス回路、１０は列線及びセンス接点を充電するＭＯＳト
ヲンジスタである。
ス回路、１０は列線及びセンス接点を充電するＭＯＳト
ヲンジスタである。
上記第１図の半導体メモリの動作は、メモリアレイにお
ける列線及びセンス接点がＭＯＥ３）ヲンジスタ１０に
よって充電される。そしてアレイの列線が選択されたメ
モリセルに結合されると、列線及びセンス接点の電荷が
メモリセルの２進状態に２− 応じて放電する。するとセンス接点に結合されている電
圧センス回路が列線の電位を検出し、メモリセルの２進
状態を検出した信号を発生するものである。
ける列線及びセンス接点がＭＯＥ３）ヲンジスタ１０に
よって充電される。そしてアレイの列線が選択されたメ
モリセルに結合されると、列線及びセンス接点の電荷が
メモリセルの２進状態に２− 応じて放電する。するとセンス接点に結合されている電
圧センス回路が列線の電位を検出し、メモリセルの２進
状態を検出した信号を発生するものである。
上記のような従来の回路においては、列線選択用ＭＯ８
）ヲンジスタ６゜、６１・・の数が犬きくなった時、及
び前記列線選択用ＭＯ８）ヲンジスタのドレイン面積が
大きくなった時、センス接点の容量が大きくなり、セン
ス接点の充放電が遅くなシ、データ読み出し時間が長く
なるという欠点があった。
）ヲンジスタ６゜、６１・・の数が犬きくなった時、及
び前記列線選択用ＭＯ８）ヲンジスタのドレイン面積が
大きくなった時、センス接点の容量が大きくなり、セン
ス接点の充放電が遅くなシ、データ読み出し時間が長く
なるという欠点があった。
本発明はかかる欠点を除去したもので、少なくとも１つ
の列デコーダの信号により、メモリセルを構成するＭＣ
）Ｓ）ヲンジスタのソース電位を選択することによシ行
ない、さらに電圧センス回路を多入力ゲート回路にし、
センス接点の容量を小さくシ、読み出し時間を短かくす
ることにより、高速動作を可能とした半導体メモリを提
供しようとするものである。
の列デコーダの信号により、メモリセルを構成するＭＣ
）Ｓ）ヲンジスタのソース電位を選択することによシ行
ない、さらに電圧センス回路を多入力ゲート回路にし、
センス接点の容量を小さくシ、読み出し時間を短かくす
ることにより、高速動作を可能とした半導体メモリを提
供しようとするものである。
第２図は本発明の一実施例である。本笑施例は・３−
第１図に対応しているので、対応する箇所には同一符号
を用いる。第２図において］ｉｏ、１３１．・・はソー
ス線選択用ＮチャンネルＭＯ８）ヲンジスタ、１２は多
大力ＮＡＮＤ回路からなる電圧センス回路、１３は列線
及びセンス接点を充電するＰチャンネルＭＯ８）、ヲン
ジスタ１０’ １１［＋ １・ｅを制御するプリチャー
ジ信号１４ｏ、１４１−・はソース線、■５゜、１５１
拳・は列デコーダ８の出力Ｈ１６ｏ 、 １ｆｉ１ 、
１．６２”・は列デコーダ７の出力、 １７． 、１７
． ＠・はセンス接点、１８は電圧センス回路１２の出
力である。列線３ｏ−ａｔ ３０−１ ＋ ３０−２・
・は列線選択用Ｎチャンネ／ｌ／ ＭＯＳトヲンジスタ
を介してセンス接点１７０に接続される。他の列線３ｎ
−ｏ、 ３ｎ−１、３ｎ−２・・も同様にセンス接点１
７ｎに接続される。（ｆｉ＝１．２．３・・）センス接
点１７ｏ、１７．・・は列線及びセンス接点を充電する
ＰチャンネルＭＯ８）ヲンジスタＺｏｏ、ｌｆ＋。
を用いる。第２図において］ｉｏ、１３１．・・はソー
ス線選択用ＮチャンネルＭＯ８）ヲンジスタ、１２は多
大力ＮＡＮＤ回路からなる電圧センス回路、１３は列線
及びセンス接点を充電するＰチャンネルＭＯ８）、ヲン
ジスタ１０’ １１［＋ １・ｅを制御するプリチャー
ジ信号１４ｏ、１４１−・はソース線、■５゜、１５１
拳・は列デコーダ８の出力Ｈ１６ｏ 、 １ｆｉ１ 、
１．６２”・は列デコーダ７の出力、 １７． 、１７
． ＠・はセンス接点、１８は電圧センス回路１２の出
力である。列線３ｏ−ａｔ ３０−１ ＋ ３０−２・
・は列線選択用Ｎチャンネ／ｌ／ ＭＯＳトヲンジスタ
を介してセンス接点１７０に接続される。他の列線３ｎ
−ｏ、 ３ｎ−１、３ｎ−２・・も同様にセンス接点１
７ｎに接続される。（ｆｉ＝１．２．３・・）センス接
点１７ｏ、１７．・・は列線及びセンス接点を充電する
ＰチャンネルＭＯ８）ヲンジスタＺｏｏ、ｌｆ＋。
・・に接続される。ソース線１４． 、 ］−４、・・
は列デコーダ８の出力１５０，１５．・ｅをゲートとす
るソース線選択用ＮチャンネルＭＯ８）、ヲンジスタ１
１゜、Ｊｌｌ ・・のドレインに接続される。ソース
線１４ｎ−１４− には列線３ｎ−ｏ、 ３ｎ−１、３ｎ−２Ｖｒ接続され
るべき位置にあるメモリセルのすべてのＮチャンネルＭ
ＯＳトランジスタ４ｎ−ｘｙ（ｎ 、 ｘ 、 ｙ＝
０．１ 、２ ｍ・）Ｋ接続される。
は列デコーダ８の出力１５０，１５．・ｅをゲートとす
るソース線選択用ＮチャンネルＭＯ８）、ヲンジスタ１
１゜、Ｊｌｌ ・・のドレインに接続される。ソース
線１４ｎ−１４− には列線３ｎ−ｏ、 ３ｎ−１、３ｎ−２Ｖｒ接続され
るべき位置にあるメモリセルのすべてのＮチャンネルＭ
ＯＳトランジスタ４ｎ−ｘｙ（ｎ 、 ｘ 、 ｙ＝
０．１ 、２ ｍ・）Ｋ接続される。
まずメモリセルが列線に接続されている場合、Ｎチャン
ネルＭＯ８）ヲンジスタ４６１ｏが選択された時の動作
を考える。行デコーダ１によう行線２゜が選択されＨレ
ベルとなシ、列デコーダ７によシ列線選択信号１６（ｌ
が選択されＨレベルとなシ、列デコーダ８によりソース
選択信号１５ＧがＨレベルとなる。その結果列線迦択用
ＮチャンネルＭＯＳトヲンジスタは５０−０ ＊ ５ｔ
−ｏ ｔ・・のみが、メモリセルＮチャンネルＭＯＥ＋
）ヲンジスタは４ｎ−？Ｑｌ （ｎ、ｍは０，１・・
・）のみが、ソース選択用ＮチャンネルＭＯＥ３）ヲン
ジスタは１１．のみが導通状態となり、メモリセル４ｏ
−■以外のメモリセルが列線に接続されている、いない
にかかわらず、センス接点１７・だけがソースと導通状
態となシ、集３図の波形図に示すようなプリチャージ信
号１３によシ、センス接点１７． 、１７．６ Ｓ列ｆ
ｔＢ １５ｏ −ｏ ＊１５ｔ、７０・・５− が充電される。センス接点１７ｏの電荷はＮチャンネル
ＭＯ８）ヲンジスタ５ｏ−ｏ ｅ ４ｏ−ｏｏ 、 １
１０を通って放電される。他のセンス接点１７１，１７
２ｓｅハＨレベルの状態のままであ、す、電圧センス回
＠ １２の出力はＨレベルとなる。
ネルＭＯ８）ヲンジスタ４６１ｏが選択された時の動作
を考える。行デコーダ１によう行線２゜が選択されＨレ
ベルとなシ、列デコーダ７によシ列線選択信号１６（ｌ
が選択されＨレベルとなシ、列デコーダ８によりソース
選択信号１５ＧがＨレベルとなる。その結果列線迦択用
ＮチャンネルＭＯＳトヲンジスタは５０−０ ＊ ５ｔ
−ｏ ｔ・・のみが、メモリセルＮチャンネルＭＯＥ＋
）ヲンジスタは４ｎ−？Ｑｌ （ｎ、ｍは０，１・・
・）のみが、ソース選択用ＮチャンネルＭＯＥ３）ヲン
ジスタは１１．のみが導通状態となり、メモリセル４ｏ
−■以外のメモリセルが列線に接続されている、いない
にかかわらず、センス接点１７・だけがソースと導通状
態となシ、集３図の波形図に示すようなプリチャージ信
号１３によシ、センス接点１７． 、１７．６ Ｓ列ｆ
ｔＢ １５ｏ −ｏ ＊１５ｔ、７０・・５− が充電される。センス接点１７ｏの電荷はＮチャンネル
ＭＯ８）ヲンジスタ５ｏ−ｏ ｅ ４ｏ−ｏｏ 、 １
１０を通って放電される。他のセンス接点１７１，１７
２ｓｅハＨレベルの状態のままであ、す、電圧センス回
＠ １２の出力はＨレベルとなる。
次にメモリセルが列線に接続されていない場合、メモリ
セル４ ｏ −ｏｌが選択された時を考える。行デコー
ダ１によフ行線２１が選択されＨレベルとなシ、列デコ
ーダ７により列線選択信号１６．が選択されＨレベルと
なシ、列デコーダ８にょシソース選択信号１．５０がＨ
レベルとなる。その結果列線選択用ＮチャンネルＭＯ８
）ヲンジスメｕ ５ｏ−ｏ １５１−０・・のみが、メ
モリセルＮチャンネルＭ ＯＳ ）ヲンジスタは４ｎ−
ｍｌ（ｎ ｓ ｍはＯ、ｉ −、）のみが、ソース選択
用ＮチャンネルＭＯ８）ヲンジスタはｌｌｏのみが導通
状態となるが、メモリセル’１ｏ−ｏ＋以外のメモリセ
ルが列線に接続されている、いないにかかわらず、セン
ス接点１７ｏ、４７．・・はソースと非導通状態とな多
、プリチャージ信号１３によって充電されたセンス接点
の電荷は保持され、６一 Ｈレベル状態のままであり、電圧センス回路１２の出力
はＬレベルとなる。
セル４ ｏ −ｏｌが選択された時を考える。行デコー
ダ１によフ行線２１が選択されＨレベルとなシ、列デコ
ーダ７により列線選択信号１６．が選択されＨレベルと
なシ、列デコーダ８にょシソース選択信号１．５０がＨ
レベルとなる。その結果列線選択用ＮチャンネルＭＯ８
）ヲンジスメｕ ５ｏ−ｏ １５１−０・・のみが、メ
モリセルＮチャンネルＭ ＯＳ ）ヲンジスタは４ｎ−
ｍｌ（ｎ ｓ ｍはＯ、ｉ −、）のみが、ソース選択
用ＮチャンネルＭＯ８）ヲンジスタはｌｌｏのみが導通
状態となるが、メモリセル’１ｏ−ｏ＋以外のメモリセ
ルが列線に接続されている、いないにかかわらず、セン
ス接点１７ｏ、４７．・・はソースと非導通状態とな多
、プリチャージ信号１３によって充電されたセンス接点
の電荷は保持され、６一 Ｈレベル状態のままであり、電圧センス回路１２の出力
はＬレベルとなる。
第４図は本実施例の読み出し時間短縮の効果を説明する
ための図であり、１９はセンス接点における靜電容廿、
側は列線における静電容量である。
ための図であり、１９はセンス接点における靜電容廿、
側は列線における静電容量である。
本実施例の場合のような同期型の半導体メモリでは、第
３図の波形図の１７．０ような読み出し波形となる、α
区間では静電容量］９が急速に放電され、センス接点は
第４図の回路によって決まるある電圧まで下がＢ、ｂ区
間では静電容量１９ 、２０がゆっくりと放電される。
３図の波形図の１７．０ような読み出し波形となる、α
区間では静電容量］９が急速に放電され、センス接点は
第４図の回路によって決まるある電圧まで下がＢ、ｂ区
間では静電容量１９ 、２０がゆっくりと放電される。
電圧センス回路のセンス電圧をα区間に設定してやると
、読み出し時間は静電。
、読み出し時間は静電。
容量１９のみによって決まる。
なお上記実施例は、メモリセルが選択されてから列線及
びセンス接点を充電する同期型半導体メモリで本実施例
のような同期型半導体メモリにおいては、列線を充電す
る能力は列線選択用ＭＯＳトヲンジスタ５ｎ−６１５ｆ
ｔ−１１１ＩＩ（ｎ ＝ ０ 、１ 、２・−）のトラ
ンジスタサイズによって決まるため、本実施例のように
センス接点と列線の間のＭＯ８７− トランジスタの直列段数を減らしたことによシ、列線選
択用ＭＯ８）ヲンジスタのトランジスタサイズを１１２
にし、ドレイン面積をＩＡにすることによシセンス接点
の容量を棒にすることができた。さらに本実施例では、
列線選択用ＭＯ８）ヲンジスタ５゜−１ｚ５０−２・会
５ｏ−ｎの数ｎとソース線選択用ＭＯ３）ヲンジスタｌ
ｌｏ 、 １１１ ・” １：ｈの数ｍではｎ〈ｍであ
ｐ、センス接点における列線選択用ＭＯＳトヲンジスタ
のドレイン面積をｎ７ｍにし、センス接点の容量をｎ７
ｍ Ｋすることができ、読み出し時間を短かくすること
ができる。
びセンス接点を充電する同期型半導体メモリで本実施例
のような同期型半導体メモリにおいては、列線を充電す
る能力は列線選択用ＭＯＳトヲンジスタ５ｎ−６１５ｆ
ｔ−１１１ＩＩ（ｎ ＝ ０ 、１ 、２・−）のトラ
ンジスタサイズによって決まるため、本実施例のように
センス接点と列線の間のＭＯ８７− トランジスタの直列段数を減らしたことによシ、列線選
択用ＭＯ８）ヲンジスタのトランジスタサイズを１１２
にし、ドレイン面積をＩＡにすることによシセンス接点
の容量を棒にすることができた。さらに本実施例では、
列線選択用ＭＯ８）ヲンジスタ５゜−１ｚ５０−２・会
５ｏ−ｎの数ｎとソース線選択用ＭＯ３）ヲンジスタｌ
ｌｏ 、 １１１ ・” １：ｈの数ｍではｎ〈ｍであ
ｐ、センス接点における列線選択用ＭＯＳトヲンジスタ
のドレイン面積をｎ７ｍにし、センス接点の容量をｎ７
ｍ Ｋすることができ、読み出し時間を短かくすること
ができる。
なお上記実施例は、メモリセルが選択されてから、列線
及びセンス接点を充電する同期型半導体メモリであるが
、列線及びセンス接点を充電してからメモリセルを選択
する同期型半導体メモリを用いてもよい。またプリチャ
ージ信号１３をＬレベルとした非同期型単導体メモリを
用いてもよい。
及びセンス接点を充電する同期型半導体メモリであるが
、列線及びセンス接点を充電してからメモリセルを選択
する同期型半導体メモリを用いてもよい。またプリチャ
ージ信号１３をＬレベルとした非同期型単導体メモリを
用いてもよい。
また本実施例では列デコーダ７．８を用いたが、列デコ
ーダ８だけで、センス接点と列線が直接接続された半導
体メモリを用いてもよい。また列線８− 選択用ＭＯ８）ヲンジスタを２段、３段・拳、ソース選
択用ＭＯ８）ヲンジスタを２段、３段とした半導体メモ
リを用いてもよい。また列線及びセンス接点を充電する
ＭＯＳ）ヲンジスタ１（ｌ ｏ 、 １１１１・・にＰ
チャンネル型を用いたが、Ｎチャンネル型を用いてもよ
く、その時プリチャージ信号１３は反転した信号を用い
る。
ーダ８だけで、センス接点と列線が直接接続された半導
体メモリを用いてもよい。また列線８− 選択用ＭＯ８）ヲンジスタを２段、３段・拳、ソース選
択用ＭＯ８）ヲンジスタを２段、３段とした半導体メモ
リを用いてもよい。また列線及びセンス接点を充電する
ＭＯＳ）ヲンジスタ１（ｌ ｏ 、 １１１１・・にＰ
チャンネル型を用いたが、Ｎチャンネル型を用いてもよ
く、その時プリチャージ信号１３は反転した信号を用い
る。
以上説明した如く本発明によれば、少なくとも１つの列
デコーダの信号により、メモリセルを構成するＭＯＳト
ヲンジスタのソース電位を選択し、電圧センス回路を多
入力ゲート回路にすることによシ、データ読み出し時間
が迅速化され、高速動作が可能な半導体メモリが得られ
ることになる。
デコーダの信号により、メモリセルを構成するＭＯＳト
ヲンジスタのソース電位を選択し、電圧センス回路を多
入力ゲート回路にすることによシ、データ読み出し時間
が迅速化され、高速動作が可能な半導体メモリが得られ
ることになる。
第１図は半導体メモリの概略的回路図、第２図は本発明
の一実施例の回路図、第３図は上記実施例の動作を説明
するためのタイミング図、第４図は上記実施例による効
果を説明するだめの回路図である。 ９− １・−行デコーダ ２ｏ、２１＠＠行線 ３ｎ−ｏｒ３
ｎ−１＋＋ ・ （〕ｚ＝１．２ 命 ・
） ・ ｅ 夕１１ 線 、 ４γＬ−りｖｙ
（ｎ＋ ” ＊ ：’／ ＝ １ 、２−一） Ｍ
ＯＳ ドア ンシスｌ （メモリセル） 、 ５ｎ−（
、、５７１、−１（ｎ−１，２・・）・・列線選択用Ｍ
Ｏ８）ヲンジスタ、６ｏ、６．・・列線選択用ＭＯ８）
ヲンジスタ、７＠・列デコーダ、８・・列デコーダ、９
・・電圧センス回路。 １０・・プリチャージ用ＭＯ８）、ヲンジスタ、１１゜
、１１１・・ソース線選択用ＭＯ８）ヲンジスタ。 Ｉ２・・多久力ＮＡＮＤ回路からなる電圧センス回路、
１３・・プリチャージ信号、 ］、４ｏ 、 １４１・
・ソース線、 ｉ５ｏ 、 １５１”・ソース線選択用
信号、１６ｏ１１６、・・列線選択用信号Ｈ１７ｏ １
１７１・・センス接点。 １８・・電圧センス回路の出力。 以 上 出願人 株式会社諏訪精工舎 １０− 第１凶 莞３０ 第２［ｉｉｌｌ
の一実施例の回路図、第３図は上記実施例の動作を説明
するためのタイミング図、第４図は上記実施例による効
果を説明するだめの回路図である。 ９− １・−行デコーダ ２ｏ、２１＠＠行線 ３ｎ−ｏｒ３
ｎ−１＋＋ ・ （〕ｚ＝１．２ 命 ・
） ・ ｅ 夕１１ 線 、 ４γＬ−りｖｙ
（ｎ＋ ” ＊ ：’／ ＝ １ 、２−一） Ｍ
ＯＳ ドア ンシスｌ （メモリセル） 、 ５ｎ−（
、、５７１、−１（ｎ−１，２・・）・・列線選択用Ｍ
Ｏ８）ヲンジスタ、６ｏ、６．・・列線選択用ＭＯ８）
ヲンジスタ、７＠・列デコーダ、８・・列デコーダ、９
・・電圧センス回路。 １０・・プリチャージ用ＭＯ８）、ヲンジスタ、１１゜
、１１１・・ソース線選択用ＭＯ８）ヲンジスタ。 Ｉ２・・多久力ＮＡＮＤ回路からなる電圧センス回路、
１３・・プリチャージ信号、 ］、４ｏ 、 １４１・
・ソース線、 ｉ５ｏ 、 １５１”・ソース線選択用
信号、１６ｏ１１６、・・列線選択用信号Ｈ１７ｏ １
１７１・・センス接点。 １８・・電圧センス回路の出力。 以 上 出願人 株式会社諏訪精工舎 １０− 第１凶 莞３０ 第２［ｉｉｌｌ
Claims (1)
- マトリクス状に配置されたＭＯＳ）ヲンジスタからなる
メモリセルと、前記メモリセルを選択するための行デコ
ーダと列デコーダと、前記行デコーダの出力である行線
と、前記メモリセルに接続される列線と、入出力回路、
及び前記列線に接続される電圧センス回路からなる半導
体メモリにおいて、少なくとも一つの前記列デコーダの
信号によシ、前記メモリセルを構成するＭＯＳ）ヲンジ
スタのソース電位を選択し、前記各列線をセンス接点と
した多入力ゲート回路からなる電圧センス回路を特徴と
する半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58061698A JPS59186199A (ja) | 1983-04-08 | 1983-04-08 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58061698A JPS59186199A (ja) | 1983-04-08 | 1983-04-08 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59186199A true JPS59186199A (ja) | 1984-10-22 |
Family
ID=13178726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58061698A Pending JPS59186199A (ja) | 1983-04-08 | 1983-04-08 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59186199A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE41734E1 (en) | 1995-12-06 | 2010-09-21 | Infineon Technologies Ag | Read-only memory having specially output circuits and word line connected to a group of memory cells |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54107638A (en) * | 1978-02-10 | 1979-08-23 | Sanyo Electric Co Ltd | Memory data readout circuit in semiconductor memory unit |
| JPS57186293A (en) * | 1981-05-12 | 1982-11-16 | Fujitsu Ltd | Semiconductor storing unit |
-
1983
- 1983-04-08 JP JP58061698A patent/JPS59186199A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54107638A (en) * | 1978-02-10 | 1979-08-23 | Sanyo Electric Co Ltd | Memory data readout circuit in semiconductor memory unit |
| JPS57186293A (en) * | 1981-05-12 | 1982-11-16 | Fujitsu Ltd | Semiconductor storing unit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE41734E1 (en) | 1995-12-06 | 2010-09-21 | Infineon Technologies Ag | Read-only memory having specially output circuits and word line connected to a group of memory cells |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930000712B1 (ko) | 반도체 집적회로 | |
| US4417328A (en) | Random access semiconductor memory device using MOS transistors | |
| US4783764A (en) | Semiconductor integrated circuit device with built-in memories, and peripheral circuit which may be statically or dynamically operated | |
| US4758990A (en) | Resetting arrangement for a semiconductor integrated circuit device having semiconductor memory | |
| US5777935A (en) | Memory device with fast write recovery and related write recovery method | |
| US7692974B2 (en) | Memory cell, memory device, device and method of accessing a memory cell | |
| US4888737A (en) | Semiconductor memory device | |
| US4831593A (en) | Semiconductor memory | |
| JPH0422318B2 (ja) | ||
| US20110013467A1 (en) | System and Method for Reading Memory | |
| US4739499A (en) | Random access memory using semiconductor data storage elements | |
| JPS59186199A (ja) | 半導体メモリ | |
| JPS6043295A (ja) | 半導体記憶装置 | |
| JPH0766675B2 (ja) | プログラマブルｒｏｍ | |
| US5469402A (en) | Buffer circuit of a semiconductor memory device | |
| US4651305A (en) | Sense amplifier bit line isolation scheme | |
| US4802126A (en) | Semiconductor memory device | |
| US4453235A (en) | Integrated memory circuits | |
| JPH0690875B2 (ja) | 半導体記憶回路 | |
| JPS62195780A (ja) | 半導体記憶装置 | |
| JPH01245487A (ja) | ディジタル処理装置 | |
| JPS5819791A (ja) | 半導体記憶装置 | |
| JPH07153273A (ja) | 半導体集積回路装置 | |
| JPH0482087A (ja) | 半導体メモリ回路 | |
| JPS62150583A (ja) | スタテイツク型ｒａｍの連続書込方式 |