JPH01245487A - ディジタル処理装置 - Google Patents
ディジタル処理装置Info
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- JPH01245487A JPH01245487A JP63069533A JP6953388A JPH01245487A JP H01245487 A JPH01245487 A JP H01245487A JP 63069533 A JP63069533 A JP 63069533A JP 6953388 A JP6953388 A JP 6953388A JP H01245487 A JPH01245487 A JP H01245487A
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- 239000004065 semiconductor Substances 0.000 title claims description 21
- 230000008878 coupling Effects 0.000 claims description 4
- 238000010168 coupling process Methods 0.000 claims description 4
- 238000005859 coupling reaction Methods 0.000 claims description 4
- 230000000295 complement effect Effects 0.000 description 103
- 230000003068 static effect Effects 0.000 description 29
- 238000000034 method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 239000000758 substrate Substances 0.000 description 9
- 230000000694 effects Effects 0.000 description 8
- 230000003321 amplification Effects 0.000 description 7
- 238000003199 nucleic acid amplification method Methods 0.000 description 7
- 230000035945 sensitivity Effects 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 238000003491 array Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置を有する半導体集積回路装
置に関し、例えばメモリセルが結合されるデータ線をプ
リチャージする方式のスタティック型RAM(ランダム
・アクセス・メモリ)に利用して有効な技術に関するも
のである。
置に関し、例えばメモリセルが結合されるデータ線をプ
リチャージする方式のスタティック型RAM(ランダム
・アクセス・メモリ)に利用して有効な技術に関するも
のである。
MO8スタティック型RAMにおけるメモリセルは、例
えばゲート・ドレインが交差結合された一対の駆動MO
8FETとその負荷素子とからなるスタティック型クリ
ップフロップ回路と一対の伝送ゲートMO8FETとか
ら構成される。メモリアレイは、マトリックス配置され
る複数のメモリセルとともに複数対の相補データ線を含
み、それぞれの相補データ線には、それと対応されるべ
きメモリセルの入出力端子が結合される。
えばゲート・ドレインが交差結合された一対の駆動MO
8FETとその負荷素子とからなるスタティック型クリ
ップフロップ回路と一対の伝送ゲートMO8FETとか
ら構成される。メモリアレイは、マトリックス配置され
る複数のメモリセルとともに複数対の相補データ線を含
み、それぞれの相補データ線には、それと対応されるべ
きメモリセルの入出力端子が結合される。
選択されたメモリセルから出力される読み出し信号は、
上記相補データ線対を介して伝達され、例えば差動MO
8FETを用いたセンスアンプ回路によって増幅される
。
上記相補データ線対を介して伝達され、例えば差動MO
8FETを用いたセンスアンプ回路によって増幅される
。
ところで、複数のディジタル回線を1本のディジタル回
線に多重化し、高速伝送を行なうためにスタティック型
RAMを内蔵する多重化装置がある。これらの多重化装
置において、スタティック型RAMは例えば時分割スイ
ッチとして用いられる。このとき、多重化装置の処理能
力は、内蔵するスタティック型RAMのアクセスタイム
によって左右される。そこで、このようなスタテイ、り
型RAMの高速化を図り、多重化装置の処理能力を向上
させる一つの方法として、相補データ線を電源電圧Vc
cのほぼ1/2のレベルにチャージするハーフプリチャ
ージ方式が提案されている。
線に多重化し、高速伝送を行なうためにスタティック型
RAMを内蔵する多重化装置がある。これらの多重化装
置において、スタティック型RAMは例えば時分割スイ
ッチとして用いられる。このとき、多重化装置の処理能
力は、内蔵するスタティック型RAMのアクセスタイム
によって左右される。そこで、このようなスタテイ、り
型RAMの高速化を図り、多重化装置の処理能力を向上
させる一つの方法として、相補データ線を電源電圧Vc
cのほぼ1/2のレベルにチャージするハーフプリチャ
ージ方式が提案されている。
上記ハーフプリチャージ方式については、■日立製作所
が先に出願したものとして、例えば特開昭61−253
695、特開昭62−143289と特願昭61−13
5909がある。
が先に出願したものとして、例えば特開昭61−253
695、特開昭62−143289と特願昭61−13
5909がある。
特開昭61−253695については、非反転信号線D
oを電源電圧Vccレベルに、反転信号線n1を回路の
接地電位GNDレベルにそれぞれプリチャージする。そ
の後、非反転信号線Doと反転信号線DOを短絡(イコ
ライズ)することによって、上記それぞれの信号線をほ
ぼ1/2Vccレベルにしていた。
oを電源電圧Vccレベルに、反転信号線n1を回路の
接地電位GNDレベルにそれぞれプリチャージする。そ
の後、非反転信号線Doと反転信号線DOを短絡(イコ
ライズ)することによって、上記それぞれの信号線をほ
ぼ1/2Vccレベルにしていた。
特開昭62−143289についても、上記と同様なプ
リチャージ動作によって、非反転信号線DOと反転信号
線DOをそれぞれほぼ1/2VCCレベルにしていた。
リチャージ動作によって、非反転信号線DOと反転信号
線DOをそれぞれほぼ1/2VCCレベルにしていた。
特願昭61−135909については、一方の相補デー
タ線Do、DOを電源電圧Vccレベルに、他方の相補
データ線DI、DIを回路の接地電位GNDレベルにそ
れぞれプリチャージする。その後、一方の相補データ線
DO,Doと他方の相補データ線DI、DIを短絡(イ
コライズ)して、それぞれの相補データ線をほぼ1/2
Vccレベルにしていた。このプリチャージ方式の場合
、一対とされる2組の相補データ線の一方の組と他方の
組と間には当初レベル差が生じる。しかしメモリセルの
入出力ノードが結合される各相補データ線の非反転信号
線及び反転信号線はそれぞれ上記イコライズによって同
一のレベルとなる。
タ線Do、DOを電源電圧Vccレベルに、他方の相補
データ線DI、DIを回路の接地電位GNDレベルにそ
れぞれプリチャージする。その後、一方の相補データ線
DO,Doと他方の相補データ線DI、DIを短絡(イ
コライズ)して、それぞれの相補データ線をほぼ1/2
Vccレベルにしていた。このプリチャージ方式の場合
、一対とされる2組の相補データ線の一方の組と他方の
組と間には当初レベル差が生じる。しかしメモリセルの
入出力ノードが結合される各相補データ線の非反転信号
線及び反転信号線はそれぞれ上記イコライズによって同
一のレベルとなる。
しかしながら、特開昭61−253695や特開昭62
−143289のようなプリチャージ方式にあっては、
相補データ?mDO1DOを電源電圧Vccと回路の接
地電位にするという第1段階のプリチャージ動作と、相
補データ線DO、D。
−143289のようなプリチャージ方式にあっては、
相補データ?mDO1DOを電源電圧Vccと回路の接
地電位にするという第1段階のプリチャージ動作と、相
補データ線DO、D。
を短絡するという第2段階のプリチャージ動作とが必要
になる。このとき、上記相補データ線DO。
になる。このとき、上記相補データ線DO。
Doにレベル差が残っている段階でワード線を選択状態
にすると、メモリセルへの不所望な誤書き込みが行われ
る慮れがあるため、上記第1及び第2段階のプリチャー
ジ動作が終了後にワード線の選択動作を行う必要がある
。これによって、ワード線の選択タイミングが遅くなり
、その分確実に動作が遅くなってしまう。
にすると、メモリセルへの不所望な誤書き込みが行われ
る慮れがあるため、上記第1及び第2段階のプリチャー
ジ動作が終了後にワード線の選択動作を行う必要がある
。これによって、ワード線の選択タイミングが遅くなり
、その分確実に動作が遅くなってしまう。
また、特願昭61−135909に示されたプリチャー
ジ方式において、接地電位GNDにプリチャージされる
相補データ線については、短絡後はぼ1/2Vccレベ
ルになる前にメモリセルの選択を行うとメモリの情報が
破壊され易い。したがってこのプリチャージ方式につい
ても上記プリチャージ方式と同様に充分なイコライズ時
間を採る必要がある。したがって、スタティック型几A
Mの動作は遅くなってしまう。
ジ方式において、接地電位GNDにプリチャージされる
相補データ線については、短絡後はぼ1/2Vccレベ
ルになる前にメモリセルの選択を行うとメモリの情報が
破壊され易い。したがってこのプリチャージ方式につい
ても上記プリチャージ方式と同様に充分なイコライズ時
間を採る必要がある。したがって、スタティック型几A
Mの動作は遅くなってしまう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、プリチャージ期間において、メモリセルが結
合されるデータ線を電源電圧側にプリチャージし、カラ
ムスイッチを介して上記データ線に結合される共通デー
タ線を回路の接地電位側にプリチャージしてお(ことに
より、メモリセルの選択動作に伴いカラムスイッチを介
してデータ線と共通データ線が結合されることによって
、データ線及び共通データ線の電位を中間電位に設定で
きる。
合されるデータ線を電源電圧側にプリチャージし、カラ
ムスイッチを介して上記データ線に結合される共通デー
タ線を回路の接地電位側にプリチャージしてお(ことに
より、メモリセルの選択動作に伴いカラムスイッチを介
してデータ線と共通データ線が結合されることによって
、データ線及び共通データ線の電位を中間電位に設定で
きる。
上記した手段によれば、1回のプリチャージ動作のみに
よってメモリセルの選択動作とともにデータ線及び共通
データ線の電位がその容量比に従った中間レベルに設定
でき、最も高い感度の動作点でセンスアンプが読み出し
信号の増幅を行うこととなり、動作の高速化が図られる
。
よってメモリセルの選択動作とともにデータ線及び共通
データ線の電位がその容量比に従った中間レベルに設定
でき、最も高い感度の動作点でセンスアンプが読み出し
信号の増幅を行うこととなり、動作の高速化が図られる
。
第1図には、この発明が適用されたスタティック型RA
Mが形成される半導体基板(ICCHIP)の一実施例
の平面図が示されている。この実施例のスタティック型
RAMは、特tc制限されないが、1チツプ型のディジ
タル処理装置例えば多重化装置に内蔵される。この多重
化装置を構成する各回路ブロックは、公知の0MO8(
相補型MO8>の集積回路製造技術によって、特に制限
されないが、単結晶シリコンからなる1個の上記半導体
基板上に形成される。
Mが形成される半導体基板(ICCHIP)の一実施例
の平面図が示されている。この実施例のスタティック型
RAMは、特tc制限されないが、1チツプ型のディジ
タル処理装置例えば多重化装置に内蔵される。この多重
化装置を構成する各回路ブロックは、公知の0MO8(
相補型MO8>の集積回路製造技術によって、特に制限
されないが、単結晶シリコンからなる1個の上記半導体
基板上に形成される。
第1図において、半導体基板の周辺領域には複数のポン
ディングパッドBPが設けられる。これらのポンディン
グパッドBPは、ボンディングワイヤ等を介して対応す
る外部端子に結合される。
ディングパッドBPが設けられる。これらのポンディン
グパッドBPは、ボンディングワイヤ等を介して対応す
る外部端子に結合される。
これらのポンディングパッドBPのいくつかは、半導体
基板の各端部に形成される入出力回路I10の対応する
単位回路に結合される。
基板の各端部に形成される入出力回路I10の対応する
単位回路に結合される。
入出力回路I10は、外部の装置から供給される各種の
入力ディジタル信号を取り込み、多重化装置の対応する
内部回路に伝達する。また、多重化装置の対応する内部
回路から出力される各種の出力ディジタル信号を外部の
装置に送出する。
入力ディジタル信号を取り込み、多重化装置の対応する
内部回路に伝達する。また、多重化装置の対応する内部
回路から出力される各種の出力ディジタル信号を外部の
装置に送出する。
半導体基板の多くの部分には、多重化装置を構成する演
算論理ユニットや各種の制御ユニットを含む論理回路部
LCが形成される。この実施例のスタティック型RAM
(SRAM)は、上記論理回路部LCに囲まれた所定の
位置に形成される。
算論理ユニットや各種の制御ユニットを含む論理回路部
LCが形成される。この実施例のスタティック型RAM
(SRAM)は、上記論理回路部LCに囲まれた所定の
位置に形成される。
このスタティック型RAMは、特に制限されないが、時
分割スイッチいわゆるTIME 5WITCHとして用
いられる。
分割スイッチいわゆるTIME 5WITCHとして用
いられる。
この実施例では2つのスタティック型RAMSRAMI
、SRAM2が設け6られる。スタティック型RAM
SRAM1にデータが書き込まれている期間、スタ
ティック型RAM SRAM2からはその前の期間に
スタティック型RAMSRAM2に書き込まれたデータ
が読出される。
、SRAM2が設け6られる。スタティック型RAM
SRAM1にデータが書き込まれている期間、スタ
ティック型RAM SRAM2からはその前の期間に
スタティック型RAMSRAM2に書き込まれたデータ
が読出される。
また、その次の期間にスタティック型RAM SRA
M1からデータが読出されるとともに、スタティック型
几AM SRAM2に新たなデータが書き込まれる。
M1からデータが読出されるとともに、スタティック型
几AM SRAM2に新たなデータが書き込まれる。
この様にして入力データ書き込み動作と出力データ読出
し動作が並行して実行される。入力データは、その配列
が変換されて出力される。配列の変換作業は論理回路部
LCにより制御される。その結果、このデジタル処理装
置はタイムスイッチとして動作する。
し動作が並行して実行される。入力データは、その配列
が変換されて出力される。配列の変換作業は論理回路部
LCにより制御される。その結果、このデジタル処理装
置はタイムスイッチとして動作する。
第2図には、第1図のスタティック型R,AMの一実施
例の配置図が示されている。
例の配置図が示されている。
第2図において、特に制限されないが、スタティック型
RAMは、2組のメモリアレイM−ARYI及びM−A
RY2をその基本構成とする。メモリアレイM−ARY
I及びM−ARY2の間には、ロウアドレスデコーダR
DCRが配置される。また、ロウアドレスデコーダRD
CRとメモリアレイM−ARYI、2に挿まれてワード
線駆動回路WDI、WD2が配置されている。各メモリ
アレイの下部には、対応するセンスアンプ8A、ライト
アンプWA及びリードアンプRAがそれぞれ配置される
。さらに、これらの各アンプの下部には、対応するデー
タバッファDBがそれぞれ配置される。ロウアドレスデ
コーダRDCR及びワード線駆動回路WDI、WD2の
下部には、制御回路CTLと図示されないアドレス人力
バッファが配置される。
RAMは、2組のメモリアレイM−ARYI及びM−A
RY2をその基本構成とする。メモリアレイM−ARY
I及びM−ARY2の間には、ロウアドレスデコーダR
DCRが配置される。また、ロウアドレスデコーダRD
CRとメモリアレイM−ARYI、2に挿まれてワード
線駆動回路WDI、WD2が配置されている。各メモリ
アレイの下部には、対応するセンスアンプ8A、ライト
アンプWA及びリードアンプRAがそれぞれ配置される
。さらに、これらの各アンプの下部には、対応するデー
タバッファDBがそれぞれ配置される。ロウアドレスデ
コーダRDCR及びワード線駆動回路WDI、WD2の
下部には、制御回路CTLと図示されないアドレス人力
バッファが配置される。
メモリアレイM−ARYI及びM−ARY2は、後述す
るように、同図の水平方向に配置されるワード線と垂直
方向に配置される相補データ線及びこれらのワード線と
相補データ線の交点に格子状に配置されるメモリセルに
より構成される。
るように、同図の水平方向に配置されるワード線と垂直
方向に配置される相補データ線及びこれらのワード線と
相補データ線の交点に格子状に配置されるメモリセルに
より構成される。
ロウアドレスデコーダRDCRはワード線、駆動回路を
介して、各メモリアレイを構成するワード線を結合し、
択一的にハイレベルの選択状態とされる。一方、各メモ
リアレイを構成する相補データ線は、対応するセンスア
ンプ8Aを介して対応するライトアンプWA及びリード
アンプRAK結合される。これらのライトアンプWA及
びリードアンプRAは、さらに対応するデータバッファ
DBK結合される。
介して、各メモリアレイを構成するワード線を結合し、
択一的にハイレベルの選択状態とされる。一方、各メモ
リアレイを構成する相補データ線は、対応するセンスア
ンプ8Aを介して対応するライトアンプWA及びリード
アンプRAK結合される。これらのライトアンプWA及
びリードアンプRAは、さらに対応するデータバッファ
DBK結合される。
スタティック型RAMは、多重化装置に設けられる内部
バスを介してアクセスされる。この内部バスは、n+1
ビットのデータバスd□−dnと、n+1ビットのアド
レスバスAO〜Aiと、イネーブル信号線CB及びリー
ド・ライト信号線R/W等からなるコントロールバスと
を含む。特に制限されないが、スタティック型RAMは
イネーブル信号CEによって起動され、リード・ライト
信号孔/Wによってその動作モードが指定される。
バスを介してアクセスされる。この内部バスは、n+1
ビットのデータバスd□−dnと、n+1ビットのアド
レスバスAO〜Aiと、イネーブル信号線CB及びリー
ド・ライト信号線R/W等からなるコントロールバスと
を含む。特に制限されないが、スタティック型RAMは
イネーブル信号CEによって起動され、リード・ライト
信号孔/Wによってその動作モードが指定される。
これらの制御信号は、スタティック型RAMの制御回路
CTLに入力される。制御回路CTLは、これらの制御
信号をもとに、スタティック型RAMの内部動作を制御
するための各種タイミング信号を形成する。
CTLに入力される。制御回路CTLは、これらの制御
信号をもとに、スタティック型RAMの内部動作を制御
するための各種タイミング信号を形成する。
アドレスバスA O−A iを介して供給されるi +
1ビツトのアドレス信号は、スタティック型RAMの
図示されないアドレス人力バッファに入力される。これ
らのアドレス信号は、アドレス人カパッファによって保
持され、相補信号としてロウアドレスデコーダRDCR
に伝達される。ロウアドレスデコーダRDCRはこれら
のアドレス信号をデコードしワード線駆動回路WDI、
WD2を動作状態として指定されるワード線を選択する
。
1ビツトのアドレス信号は、スタティック型RAMの
図示されないアドレス人力バッファに入力される。これ
らのアドレス信号は、アドレス人カパッファによって保
持され、相補信号としてロウアドレスデコーダRDCR
に伝達される。ロウアドレスデコーダRDCRはこれら
のアドレス信号をデコードしワード線駆動回路WDI、
WD2を動作状態として指定されるワード線を選択する
。
一方、データバスの下位ピッ)dO〜dmは、メモリア
レイM−ARYIの各相補データ線に対応される。また
、データバスの上位ビットdm+1〜dnは、メモリア
レイM−ARY2の各相補データ線に対応される。各デ
ータバスd□−dnは、データバッファDBの対応する
単位回路に結合され、リードアンプRA及びライトアン
プWAの対応する単位回路を経て、対応するメモリアレ
イの対応する相補データ線にそれぞれ接続される。デー
タバッファDBの各単位回路は、対応するデータバスd
□−dnを介して供給される入力データを取り込み、対
応するライトアンプWAに伝達する。また、対応するリ
ードアンプRAから出力される出力データを、対応する
データバスdO−dnに伝達する。
レイM−ARYIの各相補データ線に対応される。また
、データバスの上位ビットdm+1〜dnは、メモリア
レイM−ARY2の各相補データ線に対応される。各デ
ータバスd□−dnは、データバッファDBの対応する
単位回路に結合され、リードアンプRA及びライトアン
プWAの対応する単位回路を経て、対応するメモリアレ
イの対応する相補データ線にそれぞれ接続される。デー
タバッファDBの各単位回路は、対応するデータバスd
□−dnを介して供給される入力データを取り込み、対
応するライトアンプWAに伝達する。また、対応するリ
ードアンプRAから出力される出力データを、対応する
データバスdO−dnに伝達する。
第3図には、この発明が適用されたスタティック型RA
Mの一実施例の回路ブロック図が示されている。以下の
図において、そのチャンネル(パックゲート)部に矢印
が付加されるMOSFETはPチャンネル型であり、矢
印の付加されないNチャンネルMO8PETと区別され
る。
Mの一実施例の回路ブロック図が示されている。以下の
図において、そのチャンネル(パックゲート)部に矢印
が付加されるMOSFETはPチャンネル型であり、矢
印の付加されないNチャンネルMO8PETと区別され
る。
メモリセルを構成するMOSFETは、Nチャンネル型
とされ、N型半導体基板上に形成されたP型ウェル領域
に形成される。PチャンネルMO8FETは、N型半導
体基板に形成される。Nチャンネルff1M08FET
の基体ゲートとしてのP型ウェル領域は、回路の接地端
子に結合され、Pチャンネル型MO8FETの共通の基
体ゲートとしてのN型半導体基板は、回路の電源端子に
結合される。なお、メモリセルを構成するMOSFET
をウェル領域に形成する構成は、α線等によって引き起
こされるメモリセルの蓄積情報の誤った反転を防止する
上で効果的である。各MO8FETは、ポリシリコンか
らなるようなゲート電極な一種の不純物導入マスクとす
るいわゆるセルファライン技術によって製造される。
とされ、N型半導体基板上に形成されたP型ウェル領域
に形成される。PチャンネルMO8FETは、N型半導
体基板に形成される。Nチャンネルff1M08FET
の基体ゲートとしてのP型ウェル領域は、回路の接地端
子に結合され、Pチャンネル型MO8FETの共通の基
体ゲートとしてのN型半導体基板は、回路の電源端子に
結合される。なお、メモリセルを構成するMOSFET
をウェル領域に形成する構成は、α線等によって引き起
こされるメモリセルの蓄積情報の誤った反転を防止する
上で効果的である。各MO8FETは、ポリシリコンか
らなるようなゲート電極な一種の不純物導入マスクとす
るいわゆるセルファライン技術によって製造される。
メモリアレイM−ARYは、代表として例示的に示され
ているマトリックス配置された複数のメモリセルMC1
ポリシリコン層からなるワード線WOないしWn及び相
補データ線DO、noないしDI、DIから構成される
。1つの相補データ線を構成する各データ線例えばDo
及びDoは、1つのデータ線対を形成する。
ているマトリックス配置された複数のメモリセルMC1
ポリシリコン層からなるワード線WOないしWn及び相
補データ線DO、noないしDI、DIから構成される
。1つの相補データ線を構成する各データ線例えばDo
及びDoは、1つのデータ線対を形成する。
メモリセルMCのそれぞれは、互いに同じ構成にされ、
その1つの具体的回路が代表として示されているように
、ゲートとドレインが互いに交差結線されかつソースが
回路の接地点に結合された記憶MO8FETQl 、Q
2と、上記MO8FETQI 、Q2のドレインと電源
端子Vccとの間に設けられたポリ(多結晶)シリコン
層からなる高抵抗)Ll、R2とを含んでいる。そして
、上記M08FETQ1 、Q2の共通接続点と相補デ
ータ線Do 、DOとの間に伝送ゲー)MO8F’ET
Q3゜Q4が設けられている。同じ行に配置されたメモ
リセルの伝送ゲートMO8FETQ3 、Q4等のゲー
トは、それぞれ例示的に示された対応するワード線WO
及びWn等に共通に接続される。また、同じ列に配置さ
れたメモリセルの入出力端子は、それぞれ例示的に示さ
れた対応する一対の相補データ(又はビット)線Do
、Do及びDI、DI等に接続されている。
その1つの具体的回路が代表として示されているように
、ゲートとドレインが互いに交差結線されかつソースが
回路の接地点に結合された記憶MO8FETQl 、Q
2と、上記MO8FETQI 、Q2のドレインと電源
端子Vccとの間に設けられたポリ(多結晶)シリコン
層からなる高抵抗)Ll、R2とを含んでいる。そして
、上記M08FETQ1 、Q2の共通接続点と相補デ
ータ線Do 、DOとの間に伝送ゲー)MO8F’ET
Q3゜Q4が設けられている。同じ行に配置されたメモ
リセルの伝送ゲートMO8FETQ3 、Q4等のゲー
トは、それぞれ例示的に示された対応するワード線WO
及びWn等に共通に接続される。また、同じ列に配置さ
れたメモリセルの入出力端子は、それぞれ例示的に示さ
れた対応する一対の相補データ(又はビット)線Do
、Do及びDI、DI等に接続されている。
メモリセルにおいて、MO8FETQ、1 、Q2及び
抵抗R1、R2は、一種のフリップフロップ回路を構成
しているが、情報保持状態における動作点は、普通の意
味でのフリップフロップ回路のそれと随分異なる。すな
わち、上記メモリセルMCにおいて、それを低消費電力
にさせるため、その抵抗R1は、MO8PETQlがオ
フ状態にされているときのMO8FETQ2のゲート電
圧をそのしきい値電圧よりも若干高い電圧に維持させる
ことができる程度の著しく高い抵抗値にされる。
抵抗R1、R2は、一種のフリップフロップ回路を構成
しているが、情報保持状態における動作点は、普通の意
味でのフリップフロップ回路のそれと随分異なる。すな
わち、上記メモリセルMCにおいて、それを低消費電力
にさせるため、その抵抗R1は、MO8PETQlがオ
フ状態にされているときのMO8FETQ2のゲート電
圧をそのしきい値電圧よりも若干高い電圧に維持させる
ことができる程度の著しく高い抵抗値にされる。
同様に抵抗R2も高抵抗値にされる。言い換えると、上
記抵抗几1.R2は、MO8FETQl 。
記抵抗几1.R2は、MO8FETQl 。
Q2のドレインリーク電流を補償できる程度の高抵抗に
される。抵抗R1,R2は、MO8FETQ2のゲート
容f(図示しない)に蓄積されている情報電荷が放電さ
せられてしまうのを防ぐ程度の電流供給能力を持つ。
される。抵抗R1,R2は、MO8FETQ2のゲート
容f(図示しない)に蓄積されている情報電荷が放電さ
せられてしまうのを防ぐ程度の電流供給能力を持つ。
この実施例に従うと、RAMがCMO8−IC技術によ
って製造されるにもかかわらず、上記のようにメモリセ
ルMCはNチャンネルMO8FETとポリシリコン抵抗
素子とから構成される。
って製造されるにもかかわらず、上記のようにメモリセ
ルMCはNチャンネルMO8FETとポリシリコン抵抗
素子とから構成される。
この実施例のメモリセル及びメモリアレイは、上記ポリ
シリコン抵抗素子に代えてPチャンネルMO8F’ET
を用いる場合に比べ、その大きさを小さくできる。すな
わち、ポリシリコン抵抗を用イタ場合、駆mMO8FE
TQ1又はQ2のゲート電極と一体的に形成できるとと
もに、それ自体のサイズを小型化できる。そして、Pチ
ャンネル〜l08FETを用いたときのように、駆動M
O8FETQI、Q2から比較的大きな距離を持って離
さなければならないことがないので無駄な空白部分が生
じない。
シリコン抵抗素子に代えてPチャンネルMO8F’ET
を用いる場合に比べ、その大きさを小さくできる。すな
わち、ポリシリコン抵抗を用イタ場合、駆mMO8FE
TQ1又はQ2のゲート電極と一体的に形成できるとと
もに、それ自体のサイズを小型化できる。そして、Pチ
ャンネル〜l08FETを用いたときのように、駆動M
O8FETQI、Q2から比較的大きな距離を持って離
さなければならないことがないので無駄な空白部分が生
じない。
同図において、ワード線WOは、Xアドレスデコーダを
構成するノア(No几)ゲート回路G1で形成された出
力信号によって選択される。このことは、他のワード線
Wnについても同様である。
構成するノア(No几)ゲート回路G1で形成された出
力信号によって選択される。このことは、他のワード線
Wnについても同様である。
上記Xアドレスデコーダは、相互において類似のノアゲ
ート回路G1.02等により構成される。
ート回路G1.02等により構成される。
これらのノアゲート回路Gl 、02等の入力端子には
、特に制限されないが、ラッチ回路FFに取り込まれた
アドレス信号のうち、Xアドレスを指示する複数ビット
からなる相補アドレス信号が所定の組合せをもって供給
される。Xアドレスデコーダは、上記相補アドレス信号
を解読して1本のワード線を選択状態にさせる。
、特に制限されないが、ラッチ回路FFに取り込まれた
アドレス信号のうち、Xアドレスを指示する複数ビット
からなる相補アドレス信号が所定の組合せをもって供給
される。Xアドレスデコーダは、上記相補アドレス信号
を解読して1本のワード線を選択状態にさせる。
上記メモリアレイにおける一対の相補データ線Do、、
Doは、特に制限されないが、PチャンネルMO8FE
TQI 1 、Ql 2とNチャンネルMO8FETQ
15 、Ql6とがそれぞれ並列接続されることによっ
て構成されるCMOSスイッチを介して共通相補データ
線CD、CDに結合される。共通相補データ線を構成す
る各データ線CD。
Doは、特に制限されないが、PチャンネルMO8FE
TQI 1 、Ql 2とNチャンネルMO8FETQ
15 、Ql6とがそれぞれ並列接続されることによっ
て構成されるCMOSスイッチを介して共通相補データ
線CD、CDに結合される。共通相補データ線を構成す
る各データ線CD。
CDは、1つのデータ線対を形成する。他の例示的に示
されている相補データ線D1.Dtにおいても、上記同
様なPチャンネルMO8FETQ13゜Ql4及びNチ
ャンネルMO8FETQ17゜Ql8からなるCMOS
スイッチを介して共通相補データ線CD、CDに結合さ
れる。このことは、図示しない他の相補データ線につい
ても同様なCMOSスイッチを介して共通相補データ線
CD。
されている相補データ線D1.Dtにおいても、上記同
様なPチャンネルMO8FETQ13゜Ql4及びNチ
ャンネルMO8FETQ17゜Ql8からなるCMOS
スイッチを介して共通相補データ線CD、CDに結合さ
れる。このことは、図示しない他の相補データ線につい
ても同様なCMOSスイッチを介して共通相補データ線
CD。
CDに結合される。
上記CMOSスイッチのうち、NチャンネルMO8FE
TQI 5 、Ql 6及びQl7.Ql8のゲートは
、それぞれカラム選択線yo、yiに結合される。Pチ
ャンネルMO8FETQI l 。
TQI 5 、Ql 6及びQl7.Ql8のゲートは
、それぞれカラム選択線yo、yiに結合される。Pチ
ャンネルMO8FETQI l 。
Ql2及びQl 3 、 Ql 4のゲートには、上記
カラム選択線YO,Ylの信号を受けるインバータ回路
Nl、N2の出力信号が供給される。
カラム選択線YO,Ylの信号を受けるインバータ回路
Nl、N2の出力信号が供給される。
上記のように、カラムスイッチとしてCMOSスイッチ
を用いる構成は、高速な読み出し及び書き込み動作を可
能とする。例えば、カラム選択線YOがハイレベルにさ
れることによって、相補データ1sL)0.DOが選択
状態にされる場合、読み出し動作においては、Pチャン
ネルMO8FETQll、Ql2がゲート接地、ソース
入力の増幅M 08 F E Tとして作用し、メモリ
セルから相補データ線Do 、Doに読み出された信号
を効率よく共通相補データ線CD、CDに伝えることが
できる。また、書き込み動作にあっては、Nチャンネル
MO8FETQ15 、Ql 6がゲート接地、ソース
入力の増!MO8FETとして作用し、共通相補データ
線CD 、CDに供給される書き込み信号を効率よく選
択されたメモリセルが結合される相補データ線Do 、
Doに伝えることができる。
を用いる構成は、高速な読み出し及び書き込み動作を可
能とする。例えば、カラム選択線YOがハイレベルにさ
れることによって、相補データ1sL)0.DOが選択
状態にされる場合、読み出し動作においては、Pチャン
ネルMO8FETQll、Ql2がゲート接地、ソース
入力の増幅M 08 F E Tとして作用し、メモリ
セルから相補データ線Do 、Doに読み出された信号
を効率よく共通相補データ線CD、CDに伝えることが
できる。また、書き込み動作にあっては、Nチャンネル
MO8FETQ15 、Ql 6がゲート接地、ソース
入力の増!MO8FETとして作用し、共通相補データ
線CD 、CDに供給される書き込み信号を効率よく選
択されたメモリセルが結合される相補データ線Do 、
Doに伝えることができる。
このことは、他の相補データII!DI、DI等の選択
動作においても同様である。
動作においても同様である。
上記カラム選択線YOは、Xアドレスデコーダを構成す
るノアゲート回路G4で形成された出力信号によって選
択される。このことは、他のカラム選択線Y1について
も同様である。上記Xアドレスデコーダは、相互におい
て類似のノアゲート回路G4 、G3#により構成され
る。これらのノアゲート回路G4.03等の入力端子に
は、特に制限されないが、ラッチ回路FFに取り込まれ
たアドレス信号のうち、Yアドレスを指示する複数ビッ
トからなる相補アドレス信号が所定の組合せをもって供
給される。Xアドレスデコーダは、上記相補アドレス信
号を解読して1本のカラム選択線を選択状態にさせる。
るノアゲート回路G4で形成された出力信号によって選
択される。このことは、他のカラム選択線Y1について
も同様である。上記Xアドレスデコーダは、相互におい
て類似のノアゲート回路G4 、G3#により構成され
る。これらのノアゲート回路G4.03等の入力端子に
は、特に制限されないが、ラッチ回路FFに取り込まれ
たアドレス信号のうち、Yアドレスを指示する複数ビッ
トからなる相補アドレス信号が所定の組合せをもって供
給される。Xアドレスデコーダは、上記相補アドレス信
号を解読して1本のカラム選択線を選択状態にさせる。
例えば、カラム選択線YOがハイレベルにされたなら、
NチャンネルMO8I’ETQ15とQ16及び、イン
バータ回路N1の出力信号のロウレベルによってPチャ
ンネルMO8FETQ11とQ12がオン状態になって
、相補データ線Do 、DOが共通相補データ線CD、
CDに結合される。
NチャンネルMO8I’ETQ15とQ16及び、イン
バータ回路N1の出力信号のロウレベルによってPチャ
ンネルMO8FETQ11とQ12がオン状態になって
、相補データ線Do 、DOが共通相補データ線CD、
CDに結合される。
上記ラッチ回路FFは、特に制限されないが、チップイ
ネーブル信号CEがロウレベルからハイレベルにされる
タイミングで、アドレス信号ADDの取り込みを行う。
ネーブル信号CEがロウレベルからハイレベルにされる
タイミングで、アドレス信号ADDの取り込みを行う。
また、図示しないが、上記Xアドレスデコーダ及びXア
ドレスデコーダは、上記信号CEがハイレベルにされる
と、その選択動作を開始する。
ドレスデコーダは、上記信号CEがハイレベルにされる
と、その選択動作を開始する。
上記メモリアレイM−ARYの相補データ線DO、Do
及びDl、Dtには、特に制限されないが、Pチャンネ
ル型のプリチャージMO8FETQ5ないしQ8が設け
られる。上記MO8FETQ5ないしQ8のゲートには
、プリチャージ信号PCが共通に供給される。上記プリ
チャージMO8FETQ5ないしQ8は、プリチャージ
信号PCがロウレベルにされるプリチャージ期間におい
てオン状態となり、相補データ線DO、DO及びDI、
DIを第1の電源電圧レベル、例えば電源電圧Vccの
ようなハイレベルにチャージアップさせる。
及びDl、Dtには、特に制限されないが、Pチャンネ
ル型のプリチャージMO8FETQ5ないしQ8が設け
られる。上記MO8FETQ5ないしQ8のゲートには
、プリチャージ信号PCが共通に供給される。上記プリ
チャージMO8FETQ5ないしQ8は、プリチャージ
信号PCがロウレベルにされるプリチャージ期間におい
てオン状態となり、相補データ線DO、DO及びDI、
DIを第1の電源電圧レベル、例えば電源電圧Vccの
ようなハイレベルにチャージアップさせる。
上記のようにプリチャージMO8FETとしてPチャン
ネルMO8FETを用いる構成は、電源電圧の急激の低
下(電源バンプ)が生じても、相補データ線DO、DO
及びDi 、Diのレベルを上記のような電源電圧の変
動に追従させることができる。これによって、電源低下
時に相補データ線の電位が電源電圧以上に維持されるこ
とによって生じる動作マージンの悪化等を防止する上で
有益なものとなる。
ネルMO8FETを用いる構成は、電源電圧の急激の低
下(電源バンプ)が生じても、相補データ線DO、DO
及びDi 、Diのレベルを上記のような電源電圧の変
動に追従させることができる。これによって、電源低下
時に相補データ線の電位が電源電圧以上に維持されるこ
とによって生じる動作マージンの悪化等を防止する上で
有益なものとなる。
上記共通相補データ線CD、CDには、特に制限されな
いが、Nチャンネル型のプリチャージM081;’ET
Q9及びQIOが設けられる。上記MO8F’ETQ9
及びQIOのゲートには、プリチャージ信号PCが共通
に供給される。上記プリチャージMO8FETQ9及び
QIOは、プリチャージ信号PCがハイレベルにされる
プリチャージ期間においてオン状態となり、共通相補デ
ータ線CD 、CDを第2の電源電圧レベル、例えば回
路の接地電位GNDのようなロウレベルにする。
いが、Nチャンネル型のプリチャージM081;’ET
Q9及びQIOが設けられる。上記MO8F’ETQ9
及びQIOのゲートには、プリチャージ信号PCが共通
に供給される。上記プリチャージMO8FETQ9及び
QIOは、プリチャージ信号PCがハイレベルにされる
プリチャージ期間においてオン状態となり、共通相補デ
ータ線CD 、CDを第2の電源電圧レベル、例えば回
路の接地電位GNDのようなロウレベルにする。
上記共通相補データ線CD 、CDは、特に制限されな
いが、差動型のセンスアンプの入力端子に直接結合され
る。すなわち、共通相補データ線CD、CDは、Nチャ
ンネル型の差動増幅MO8FETQ19.Q20のゲー
トにそれぞれ結合される。これらの差動MO8FETQ
19 、Q20のドレインには電流ミラー形態にされた
PチャンネルMO8FETQ21 、Q22からなるア
クティブ負荷回路が投げられる。上記差動増@MO8F
’ETQI 9 、Q20は、その共通ソースと回路の
接地電位点との間に設けられ、タイミング信号8ACに
よってオン状態にされるNチャンネル型のパワースイッ
チMO8に’ETQ24によって動作状態にされる。上
記センスアンプの増幅出力信号は、読み出し回路を構成
するCMOSインバータ回路N3.N4を通して出力さ
れる。
いが、差動型のセンスアンプの入力端子に直接結合され
る。すなわち、共通相補データ線CD、CDは、Nチャ
ンネル型の差動増幅MO8FETQ19.Q20のゲー
トにそれぞれ結合される。これらの差動MO8FETQ
19 、Q20のドレインには電流ミラー形態にされた
PチャンネルMO8FETQ21 、Q22からなるア
クティブ負荷回路が投げられる。上記差動増@MO8F
’ETQI 9 、Q20は、その共通ソースと回路の
接地電位点との間に設けられ、タイミング信号8ACに
よってオン状態にされるNチャンネル型のパワースイッ
チMO8に’ETQ24によって動作状態にされる。上
記センスアンプの増幅出力信号は、読み出し回路を構成
するCMOSインバータ回路N3.N4を通して出力さ
れる。
上記センスアンプの出力端子、言い換えるならば、イン
バータ回路N3の入力端子と電源電圧Vccとの間には
、上記タイミング信号SACを受けるPチャンネルMO
8FETQ23が設けられる。上記MO8FETQ23
は、タイミング信号SACのロウレベルによってセンス
アンプカ非動作状態にされるとき、オン状態罠なってそ
の出力端子を電源電圧Vccにプルアップする。これに
より、上記出力端子の電圧を受けるインバータ回路N3
において、その入力電圧が70−ティング状態の中間レ
ベルに維持されることにより生じる比較的大きな貫通電
流(直流電流)の発生を防止するものである。したがっ
て、上記MO8FETQ23は、プルアップ(Vccレ
ベル)又はプルダラン(回路の接地電位)用の高抵抗素
子に置き換えることができる。
バータ回路N3の入力端子と電源電圧Vccとの間には
、上記タイミング信号SACを受けるPチャンネルMO
8FETQ23が設けられる。上記MO8FETQ23
は、タイミング信号SACのロウレベルによってセンス
アンプカ非動作状態にされるとき、オン状態罠なってそ
の出力端子を電源電圧Vccにプルアップする。これに
より、上記出力端子の電圧を受けるインバータ回路N3
において、その入力電圧が70−ティング状態の中間レ
ベルに維持されることにより生じる比較的大きな貫通電
流(直流電流)の発生を防止するものである。したがっ
て、上記MO8FETQ23は、プルアップ(Vccレ
ベル)又はプルダラン(回路の接地電位)用の高抵抗素
子に置き換えることができる。
また、上記共通相補データ線CD、CDは、次の書き込
み回路の出力端子に結合される。
み回路の出力端子に結合される。
書き込み回路はプッシュプル形態にされたNチャンネル
MO8FETQ25 、Q26及びQ27゜Q28から
なり、相補的な書き込み信号WD及びW)が交差的に上
記出力MO8FETQ25゜Q28及びQ26.Q27
にそれぞれ供給されることによって相補的な書き込み信
号を形成して、共通相補データ線CD、CDに伝える。
MO8FETQ25 、Q26及びQ27゜Q28から
なり、相補的な書き込み信号WD及びW)が交差的に上
記出力MO8FETQ25゜Q28及びQ26.Q27
にそれぞれ供給されることによって相補的な書き込み信
号を形成して、共通相補データ線CD、CDに伝える。
これにより、選択されたメモリセルには、上記共通相補
データ1ilcD、CD、カラムスイッチ及び相補デー
タ線を通して書き込み信号が供給されることによって書
き込み動作が行われる。なお、相補的な書き込み信号W
D 、WDは、書き込み動作以外のときには共にロウレ
ベルになり、上記MO8FETQ25.Q26及びQ2
7.Q28が共にオフ状態にされる。これKよって、書
き込み回路の出力はハイインピーダンス状態にされる。
データ1ilcD、CD、カラムスイッチ及び相補デー
タ線を通して書き込み信号が供給されることによって書
き込み動作が行われる。なお、相補的な書き込み信号W
D 、WDは、書き込み動作以外のときには共にロウレ
ベルになり、上記MO8FETQ25.Q26及びQ2
7.Q28が共にオフ状態にされる。これKよって、書
き込み回路の出力はハイインピーダンス状態にされる。
タイミング発生回路TGは、チップイネーブル信号CE
と読み出し/書き込み制御信号R/Wを受けて、上記プ
リチャージ信号pc 、pc及びセンスアンプの動作タ
イミング信号SAC等を形成する。
と読み出し/書き込み制御信号R/Wを受けて、上記プ
リチャージ信号pc 、pc及びセンスアンプの動作タ
イミング信号SAC等を形成する。
次に、第4図に示した概略タイミング図を参照して、こ
の実施例のRAMにおける読み出し動作の一例を説明す
る。
の実施例のRAMにおける読み出し動作の一例を説明す
る。
チップイネーブル信号CEがロウレベルのとき。
タイミング発生回路TGはプリチャージ信号PCをロウ
レベルに、プリチャージ信号PCを71イレベルにする
。上記プリチャージ信号PCのロウレベルによってPチ
ャンネルMO8FETQ5ない−しQ8等がオン状態に
なって相補データ線DO9Do及びDl、DI等を電源
電圧Vccのようなハイレベルにプリチャージする。ま
た、プリチャージ信号PCのハイレベルによってNチャ
ンネルMO8FETQ9及びQIOがオン状態になって
共通相補データ、1lcD、σ万を回路の接地電位GN
Dのようなロウレベルにプリチャージする。
レベルに、プリチャージ信号PCを71イレベルにする
。上記プリチャージ信号PCのロウレベルによってPチ
ャンネルMO8FETQ5ない−しQ8等がオン状態に
なって相補データ線DO9Do及びDl、DI等を電源
電圧Vccのようなハイレベルにプリチャージする。ま
た、プリチャージ信号PCのハイレベルによってNチャ
ンネルMO8FETQ9及びQIOがオン状態になって
共通相補データ、1lcD、σ万を回路の接地電位GN
Dのようなロウレベルにプリチャージする。
上記チップイネーブル信号CEがロウレベルからハイレ
ベルに変化するタイミングで、ラッチ回路FFは、供給
されたアドレス信号ADDの取り込みを行う。これによ
り、Xアドレスデコーダ及びYアドレスデコーダは、ラ
ッチ回路FFに取り込まれたアドレス信号ADDの解読
を行い、1つのワード線Wi及び一対の相補データ線D
j、Djに対応したカラム選択線Yjをハイレベルの選
択状態にする。これと同時に1上記テツプイネ一ブル信
号CEのハイレベルへの変化によって、プリチャージ信
号PCがロウレベルからハイレベルに、プリチャージ信
号PCがハイレベルからロウレベルに変化して上記プリ
チャージMO8PETQ5ないしQ8及びQ9 、Ql
Oはオフ状態にされる。
ベルに変化するタイミングで、ラッチ回路FFは、供給
されたアドレス信号ADDの取り込みを行う。これによ
り、Xアドレスデコーダ及びYアドレスデコーダは、ラ
ッチ回路FFに取り込まれたアドレス信号ADDの解読
を行い、1つのワード線Wi及び一対の相補データ線D
j、Djに対応したカラム選択線Yjをハイレベルの選
択状態にする。これと同時に1上記テツプイネ一ブル信
号CEのハイレベルへの変化によって、プリチャージ信
号PCがロウレベルからハイレベルに、プリチャージ信
号PCがハイレベルからロウレベルに変化して上記プリ
チャージMO8PETQ5ないしQ8及びQ9 、Ql
Oはオフ状態にされる。
上記カラム選択線Yjの選択動作に伴い、共通相補デー
タ線CD、CDと一対の相補データ線Dj。
タ線CD、CDと一対の相補データ線Dj。
Djとが結合される。これによって、相補データ線Dj
、Djと共通相補データ線CD、CDの電位は、それぞ
れに寄生的に付加される浮遊容量の容量比に従った等し
い中間電位に変化しようとする。このとき、ワード線W
iの選択動作も同時に行われているので、相補データ線
DJ、Djには選択されたメモリセルの記憶情報に従っ
た読み出し信号が現れる。したがって、相補データ線D
j。
、Djと共通相補データ線CD、CDの電位は、それぞ
れに寄生的に付加される浮遊容量の容量比に従った等し
い中間電位に変化しようとする。このとき、ワード線W
iの選択動作も同時に行われているので、相補データ線
DJ、Djには選択されたメモリセルの記憶情報に従っ
た読み出し信号が現れる。したがって、相補データ線D
j。
Dj及び共通相補データ線CD、CDの電位は、上記中
間電位の変化とメモリセルの読み出し動作による信号が
重畳されてた電圧となる。上記メモリセルの読み出し信
号は、前述のように、カラムスイッチを構成するPチャ
ンネルMO8FETの増幅作用によって、共通相補デー
タ線CD 、 CD側に伝えられる。
間電位の変化とメモリセルの読み出し動作による信号が
重畳されてた電圧となる。上記メモリセルの読み出し信
号は、前述のように、カラムスイッチを構成するPチャ
ンネルMO8FETの増幅作用によって、共通相補デー
タ線CD 、 CD側に伝えられる。
タイミング発生回路TGは、読み出し/書き込み制御信
号R/Wにより、読み出し動作が指示されたなら、タイ
ミング信号8ACをロウレベルからハイレベルに変化さ
せる。これによって、センスアンプのパワースイッチM
O8FETQz4がオン状態になって差動増幅MO8F
ETQl 9 。
号R/Wにより、読み出し動作が指示されたなら、タイ
ミング信号8ACをロウレベルからハイレベルに変化さ
せる。これによって、センスアンプのパワースイッチM
O8FETQz4がオン状態になって差動増幅MO8F
ETQl 9 。
Q20に動作電流を供給する。このようにセンスアンプ
が動作状態にされたとき、その入力電圧は上記相補デー
タ線Dj、Djと共通相補データ線CD 、CDとの結
合によって、その電位が中間電位に持ち上げられるため
、最も感度が高い動作点にバイアスされ、その中間電位
に重畳された微小読み出し信号の増幅動作を行うものと
なる。これによって、高速読み出し動作が可能になる。
が動作状態にされたとき、その入力電圧は上記相補デー
タ線Dj、Djと共通相補データ線CD 、CDとの結
合によって、その電位が中間電位に持ち上げられるため
、最も感度が高い動作点にバイアスされ、その中間電位
に重畳された微小読み出し信号の増幅動作を行うものと
なる。これによって、高速読み出し動作が可能になる。
すなわち、この実施例では、センスアンプを最も感度が
高い動作点での増幅動作を行わせるために、第2段階の
プリチャージ期間(イコライズ期間)を特に設けること
なく、カラムスイッチの選択動作を利用するものである
。これによって、そのプリチャージに要する時間の設定
が不要になり、その分確実な高速動作化が図られるもの
である。
高い動作点での増幅動作を行わせるために、第2段階の
プリチャージ期間(イコライズ期間)を特に設けること
なく、カラムスイッチの選択動作を利用するものである
。これによって、そのプリチャージに要する時間の設定
が不要になり、その分確実な高速動作化が図られるもの
である。
また、相補データ線Do 、DO及びDl、Dl等を電
源電圧Vcc側にプリチャージするものであるため、ワ
ード線の選択動作をメモリアクセスと同時に行ってもメ
モリセルの情報が誤って反転されることがない。
源電圧Vcc側にプリチャージするものであるため、ワ
ード線の選択動作をメモリアクセスと同時に行ってもメ
モリセルの情報が誤って反転されることがない。
これとは逆に、相補データ線Do、DO及びDI。
51等を全て回路の接地電位にプリチャージする方式で
は誤書き込みが生じ易い。なぜなら、相補データ線が供
にロウレベルの状態で、ワード線が選択されると、メモ
リセルを構成するフリップフロ、プのハイレベル側電位
は比較的容易にロウレベル側電位に変化してしまうから
である。例えば、第3図に示されたメモリセルにおいて
、ノードAにハイレベル電位が保持され、ノードBにロ
ウレベル電位が保持されていたとする。相補データ線D
O,Doが共にロウレベル電位の状態でワード線WOが
ハイレベルにされると、負荷抵抗R1及びMO8FET
Q3を介して電源電圧Vcc供給端子とデータ線DOと
の間に電流が流れる。その結果、負荷抵抗R1によって
生じる電圧降下によってノードAの電位がハイレベルか
らロウレベルに不所望に変化してしまう。
は誤書き込みが生じ易い。なぜなら、相補データ線が供
にロウレベルの状態で、ワード線が選択されると、メモ
リセルを構成するフリップフロ、プのハイレベル側電位
は比較的容易にロウレベル側電位に変化してしまうから
である。例えば、第3図に示されたメモリセルにおいて
、ノードAにハイレベル電位が保持され、ノードBにロ
ウレベル電位が保持されていたとする。相補データ線D
O,Doが共にロウレベル電位の状態でワード線WOが
ハイレベルにされると、負荷抵抗R1及びMO8FET
Q3を介して電源電圧Vcc供給端子とデータ線DOと
の間に電流が流れる。その結果、負荷抵抗R1によって
生じる電圧降下によってノードAの電位がハイレベルか
らロウレベルに不所望に変化してしまう。
この場合、本実施例の様に相補データ線D0゜1)Oが
共にハイレベルであれば、ワード線Woが ′ハイレ
ベルにされても、上記ノードAの電位はノ1イレベルを
維持する。また、上記ノードBのロウレベル電位もその
まま維持される。ノードBが結合されるデータ線DOに
プリチャージされた電荷は、オン状態のMO8FETQ
2を介してディスチャージされるので、上記ノードBの
電位がロウレベルからハイレベルに不所望に変化するこ
とはない。
共にハイレベルであれば、ワード線Woが ′ハイレ
ベルにされても、上記ノードAの電位はノ1イレベルを
維持する。また、上記ノードBのロウレベル電位もその
まま維持される。ノードBが結合されるデータ線DOに
プリチャージされた電荷は、オン状態のMO8FETQ
2を介してディスチャージされるので、上記ノードBの
電位がロウレベルからハイレベルに不所望に変化するこ
とはない。
これKより、相補データ線に対するプリチャージ動作終
了後直ちにワード線選択動作等を開始することができる
。
了後直ちにワード線選択動作等を開始することができる
。
第5図には、上記メモリアレイM−ARYにおける相補
データ線における容量C1の容量値DCと、共通相補デ
ータ線における容量C2の容量値CDCとの容量比DC
/CDCと、アクセス時間TAの関係を示している。こ
の特性図は、コンピュータシーミレージョンにより求め
たものであり、最もアクセス時間TAが短(されるのは
、相補データ線の容量値DCに対して共通相補データ線
の容量値CDCを2/1に設定した場合である。この理
由は、共通相補データ線CD、CD側の容量値を、相補
データ線の容量値DCに対して軽(することにより、上
記カラムスイッチの選択動作に伴い、共通相補データ線
CD、CDの電位を高速にセンスアンプの最も高い感度
の動作点に変化させることができるからである。したが
って、上記容量比になるように、1つの共通相補データ
線CD、CDに結合される相補データ線の数を設定する
か、共通相補データ線の寄生容量が小さいときには、共
通相補データ線にダミー容量を付加することが望ましい
。逆に、共通相補データ線の容量値が大きいときには、
共通相補データ線を分割してそれぞれにセンスアンプを
設けるようにするか、それとも相補データ線に結合され
るメモリセルの数を増加させればよい。このように、メ
モリアレイM−A)t、Yを構成するワード線やデータ
線の数の調整などによって、最も効率的な読み出し動作
が可能になるものである。
データ線における容量C1の容量値DCと、共通相補デ
ータ線における容量C2の容量値CDCとの容量比DC
/CDCと、アクセス時間TAの関係を示している。こ
の特性図は、コンピュータシーミレージョンにより求め
たものであり、最もアクセス時間TAが短(されるのは
、相補データ線の容量値DCに対して共通相補データ線
の容量値CDCを2/1に設定した場合である。この理
由は、共通相補データ線CD、CD側の容量値を、相補
データ線の容量値DCに対して軽(することにより、上
記カラムスイッチの選択動作に伴い、共通相補データ線
CD、CDの電位を高速にセンスアンプの最も高い感度
の動作点に変化させることができるからである。したが
って、上記容量比になるように、1つの共通相補データ
線CD、CDに結合される相補データ線の数を設定する
か、共通相補データ線の寄生容量が小さいときには、共
通相補データ線にダミー容量を付加することが望ましい
。逆に、共通相補データ線の容量値が大きいときには、
共通相補データ線を分割してそれぞれにセンスアンプを
設けるようにするか、それとも相補データ線に結合され
るメモリセルの数を増加させればよい。このように、メ
モリアレイM−A)t、Yを構成するワード線やデータ
線の数の調整などによって、最も効率的な読み出し動作
が可能になるものである。
なお、書き込み動作は、大きな信号レベルを用いてメモ
リセルへの書き込み動作を行うものであるため、読み出
し動作に比べて短い時間で書き込みを行うことができる
。したがって、RAMのアクセス時間は、読み出し動作
によって決定されるものであり、上記のプリチャージ方
式及びそのメモリアクセスの採用によって、R,AMの
高速化を実現できるものである。
リセルへの書き込み動作を行うものであるため、読み出
し動作に比べて短い時間で書き込みを行うことができる
。したがって、RAMのアクセス時間は、読み出し動作
によって決定されるものであり、上記のプリチャージ方
式及びそのメモリアクセスの採用によって、R,AMの
高速化を実現できるものである。
なお、第3図に示す実施例において、共通相補データ線
CD、CDにそれぞれ接続される寄生容量の値を互いに
異ならせることにより、メモリセルに記憶された情報の
読出し動作の高速化を図ることが可能である。この実施
例においては、コモンデータ線CDに接続される寄生容
量の容量値を、コモンデータ線CDに接続される寄生容
量の容量値よりも小さくすることが有理である。容量値
の大小関係を上記の様に設定することにより、これに応
じて共通相補データ線CD、CDのそれぞれの電位のハ
イレベル方向への立上り速度の大小関係を制御すること
ができる様になる。すなわち、カラムスイッチ(例えば
MO8FE’I’Q11 。
CD、CDにそれぞれ接続される寄生容量の値を互いに
異ならせることにより、メモリセルに記憶された情報の
読出し動作の高速化を図ることが可能である。この実施
例においては、コモンデータ線CDに接続される寄生容
量の容量値を、コモンデータ線CDに接続される寄生容
量の容量値よりも小さくすることが有理である。容量値
の大小関係を上記の様に設定することにより、これに応
じて共通相補データ線CD、CDのそれぞれの電位のハ
イレベル方向への立上り速度の大小関係を制御すること
ができる様になる。すなわち、カラムスイッチ(例えば
MO8FE’I’Q11 。
゛ Q12.Q15及びQ16)がオン状態とされるこ
とにより、共通相補データ線CD、CDの電位は供にロ
ウレベルからハイレベル方向に立上るが、その立上り速
度は、コモンデータ線CD側よりもコモンデータ線CD
側の方が速い。
とにより、共通相補データ線CD、CDの電位は供にロ
ウレベルからハイレベル方向に立上るが、その立上り速
度は、コモンデータ線CD側よりもコモンデータ線CD
側の方が速い。
従って、メモリセルの上記ノードBKハイレベルの情報
が記憶され、上記ノードAにロウレベルの情報が記憶さ
れている場合には、上記メモリセル情報に応じて相補デ
ータ線Do 、Do間に生じる微小電位差の方向と、容
量値差に基づいて上記コモン相補データ線CD、CD間
に生じる電位差の方向とは一致する。従って上記相補デ
ータ線Do、DO間に生じた微小電位差はより高速に拡
大される。よってMO8FETQI 9〜Q24からな
るセンスアンプによる増幅動作が高速化される。この場
合、MO8FETQ22とQ20との共通接続点に形成
されるセンスアンプの出力信号は、ハイレベルからロウ
レベルへと高速に変化する。
が記憶され、上記ノードAにロウレベルの情報が記憶さ
れている場合には、上記メモリセル情報に応じて相補デ
ータ線Do 、Do間に生じる微小電位差の方向と、容
量値差に基づいて上記コモン相補データ線CD、CD間
に生じる電位差の方向とは一致する。従って上記相補デ
ータ線Do、DO間に生じた微小電位差はより高速に拡
大される。よってMO8FETQI 9〜Q24からな
るセンスアンプによる増幅動作が高速化される。この場
合、MO8FETQ22とQ20との共通接続点に形成
されるセンスアンプの出力信号は、ハイレベルからロウ
レベルへと高速に変化する。
これに対して、メモリセルの上記ノードBにロウレベル
の情報が記憶され、上記ノードAにノ・イレペルの情報
が記憶されている場合には、上記メモリセルの情報に応
じて相補データ線Do 、 D。
の情報が記憶され、上記ノードAにノ・イレペルの情報
が記憶されている場合には、上記メモリセルの情報に応
じて相補データ線Do 、 D。
間に生じる微小電位差の方向と、容量値差に基づいて上
記コモン相補データ線CD、CD間に生じる電位差の方
向とは一致しない。しかしながら、これによって読出し
動作の高速化が妨げられることはない。なぜなら、この
場合MO8FETQ22とQ20との共通接続点に形成
されるセンスアンプの出力信号は、プリチャージ時のハ
イレベルをそのまま維持するからである。
記コモン相補データ線CD、CD間に生じる電位差の方
向とは一致しない。しかしながら、これによって読出し
動作の高速化が妨げられることはない。なぜなら、この
場合MO8FETQ22とQ20との共通接続点に形成
されるセンスアンプの出力信号は、プリチャージ時のハ
イレベルをそのまま維持するからである。
従って本実施例のセンスアンプを用いた場合には、その
出力信号がハイレベルからロウレベルに変化する場合の
動作を高速化しさえすれば、情報読出し動作の高速化を
図ることができる。
出力信号がハイレベルからロウレベルに変化する場合の
動作を高速化しさえすれば、情報読出し動作の高速化を
図ることができる。
なお、コモンデータ線CDに接続される寄生容量の容量
値を、コモンデータ線CDに接続される寄生容量の容量
値よりも極端に小さ(すると、メモリセル情報自体が反
転され、誤った情報が読出されるといつ誤動作を生じる
。本発明者の検討によれば、上記容量値の比は、例えば
6:5程度が好ましい。
値を、コモンデータ線CDに接続される寄生容量の容量
値よりも極端に小さ(すると、メモリセル情報自体が反
転され、誤った情報が読出されるといつ誤動作を生じる
。本発明者の検討によれば、上記容量値の比は、例えば
6:5程度が好ましい。
上記実施例から得られる作用効果は、下記の通りである
。すなわち、 (1)プリチャージ期間において、メモリセルが結合さ
れるデータ線対を電源電圧側にプリチャージし、カラム
スイッチを介して上記データ線に結合される共通データ
線を回路の接地電位側にグリチャージする。その結果メ
モリセルの選択動作に伴いカラムスイッチを介してデー
タ線対と共通データ線対が結合されることによって1回
のプリチャージ動作によりデータ線対及び共通データ線
対の電位を中間電位に設定できる。したがって、メモリ
セルの選択動作とともに最も高い感度の動作点でセンス
アンプが読み出し信号の増幅を行うこととなり、上記プ
リチャージに要する時間の短縮と相俟って高速読み出し
動作を実現できるという効果が得られる。
。すなわち、 (1)プリチャージ期間において、メモリセルが結合さ
れるデータ線対を電源電圧側にプリチャージし、カラム
スイッチを介して上記データ線に結合される共通データ
線を回路の接地電位側にグリチャージする。その結果メ
モリセルの選択動作に伴いカラムスイッチを介してデー
タ線対と共通データ線対が結合されることによって1回
のプリチャージ動作によりデータ線対及び共通データ線
対の電位を中間電位に設定できる。したがって、メモリ
セルの選択動作とともに最も高い感度の動作点でセンス
アンプが読み出し信号の増幅を行うこととなり、上記プ
リチャージに要する時間の短縮と相俟って高速読み出し
動作を実現できるという効果が得られる。
(2) カラムスイッチを利用して、上記データ線対
及び共通データ線対の電位を中間電位に設定するため、
回路の簡素化を図ることができるという効果が得られる
。
及び共通データ線対の電位を中間電位に設定するため、
回路の簡素化を図ることができるという効果が得られる
。
(3)プリチャージ期間において、メモリセルが結合さ
れるデータ線対を電源電圧側にプリチャージし、カラム
スイッチを介して上記データ線対に結合される共通デー
タ線対を回路の接地電位側にプリチャージしておくこと
により、メモリセルの選択動作やセンスアンプの動作タ
イミングに、格別な時間マージンを設ける必要がないか
らそのタイミング設定が簡単となり、動作マージンを大
きくできるという効果が得られる。
れるデータ線対を電源電圧側にプリチャージし、カラム
スイッチを介して上記データ線対に結合される共通デー
タ線対を回路の接地電位側にプリチャージしておくこと
により、メモリセルの選択動作やセンスアンプの動作タ
イミングに、格別な時間マージンを設ける必要がないか
らそのタイミング設定が簡単となり、動作マージンを大
きくできるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな(、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、スタティック
型RAMとしてのメモリセルは、PチャンネルMO8P
ETとNチャンネルMO8FETとを組合せて構成され
た完全スタティック型メモリセルを用いるものであって
もよい。また、共通相補データ線を分割してそれぞれに
センスアンプを設けた場合、その出力側に第2のカラム
選択回路を設けるか、又はセンスアンプそのものを第2
のカラム選択信号によって選択的に動作状態にするもの
であってもよい。また、メモリアクセスは、アドレス信
号の変化を検出して、上記プリチャージ信号を発生させ
るという内部同期式により行うものであってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではな(、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、スタティック
型RAMとしてのメモリセルは、PチャンネルMO8P
ETとNチャンネルMO8FETとを組合せて構成され
た完全スタティック型メモリセルを用いるものであって
もよい。また、共通相補データ線を分割してそれぞれに
センスアンプを設けた場合、その出力側に第2のカラム
選択回路を設けるか、又はセンスアンプそのものを第2
のカラム選択信号によって選択的に動作状態にするもの
であってもよい。また、メモリアクセスは、アドレス信
号の変化を検出して、上記プリチャージ信号を発生させ
るという内部同期式により行うものであってもよい。
以上の説明では主として、本願発明者によってなされた
発明をその背景となった技術分野であるディジタル集積
回路に内蔵されるRAMに適用した場合を例にして説明
したが、これに限定されるものではな(、本発明は、例
えば1チツプマイクロコンピユータに内蔵されるRAM
、或いは外部記憶装置としての半導体記憶装置等にも同
様に利用できるものであろうまた、上記のようなRAM
の他、マスク型ROM(リード・オンリー・メモリ)や
EFROM(イレーザブル及プログラマブルROM)等
のような各種ROMにおいても同様に適用できる。この
ようなROMにおいては、メモリセルは1つのデータ線
に結合されるものであるため、差動型のセンスアンプを
用いる場合には、基準電圧を形成してその読み出し信号
をセンスするものである。この場合、基準電圧は、定電
圧回路やダミーセルを用いて形成することができるもの
である。このような各種ROMにおいても、データ線を
電源電圧側にプリチャージし、共通データ線を回路の接
地電位にプリチャージしておき、メモリセルの選択動作
に伴い共通データ線の直流電位をセンスアンプの最も感
度が高い動作点に設定することができるから、読み出し
動作の高速化が可能になる。
発明をその背景となった技術分野であるディジタル集積
回路に内蔵されるRAMに適用した場合を例にして説明
したが、これに限定されるものではな(、本発明は、例
えば1チツプマイクロコンピユータに内蔵されるRAM
、或いは外部記憶装置としての半導体記憶装置等にも同
様に利用できるものであろうまた、上記のようなRAM
の他、マスク型ROM(リード・オンリー・メモリ)や
EFROM(イレーザブル及プログラマブルROM)等
のような各種ROMにおいても同様に適用できる。この
ようなROMにおいては、メモリセルは1つのデータ線
に結合されるものであるため、差動型のセンスアンプを
用いる場合には、基準電圧を形成してその読み出し信号
をセンスするものである。この場合、基準電圧は、定電
圧回路やダミーセルを用いて形成することができるもの
である。このような各種ROMにおいても、データ線を
電源電圧側にプリチャージし、共通データ線を回路の接
地電位にプリチャージしておき、メモリセルの選択動作
に伴い共通データ線の直流電位をセンスアンプの最も感
度が高い動作点に設定することができるから、読み出し
動作の高速化が可能になる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、プリチャージ期間において、メモリセルが
結合されるデータ線を電源電圧側にプリチャージし、カ
ラムスイッチを介して上記データ線に結合される共通デ
ータ線を回路の接地電位側にプリチャージしておき、メ
モリセルの選択動作に伴いカラムスイッチを介してデー
タ線と共通データ線が結合されることによって1回のプ
リチャージ動作のみによりデータ線及び共通データ線の
電位を中間電位に設定できる。したがって、メモリセル
の選択動作とともに最も高い感度の動作点でセンスアン
プが読み出し信号の増幅を行うこととなり、上記プリチ
ャージに要する時間の短縮と相俟って高速読み出し動作
を実現できる。
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、プリチャージ期間において、メモリセルが
結合されるデータ線を電源電圧側にプリチャージし、カ
ラムスイッチを介して上記データ線に結合される共通デ
ータ線を回路の接地電位側にプリチャージしておき、メ
モリセルの選択動作に伴いカラムスイッチを介してデー
タ線と共通データ線が結合されることによって1回のプ
リチャージ動作のみによりデータ線及び共通データ線の
電位を中間電位に設定できる。したがって、メモリセル
の選択動作とともに最も高い感度の動作点でセンスアン
プが読み出し信号の増幅を行うこととなり、上記プリチ
ャージに要する時間の短縮と相俟って高速読み出し動作
を実現できる。
第1図は、本発明が適用されたスタティック型RAMが
形成される半導体基板の一実施例の平面図、 第2図は、第1図のスタティック型RAMの一実施例の
配置図、 第3図は、本発明が適用されたスタティック型RAMの
一実施例の回路ブロック図、 第4図は、本実施例のRAMKおける読み出し動作の一
例を示すタイミング図、 第5図は、読み出しアクセス時間と、データ線と共通デ
ータ線との容量比との相関関係を示す特性図である。 BP・・・ポンディングパッド、LC・・・論理回路部
、Ilo・・・入出力回路、M−ARYl、2・・・メ
モリアレイ1,2、RDCR・・・ロウアドレスデコー
ダ、WDI、2・・・ワード線駆動回路1,2、CTL
・・・制御回路、SA・・・センスアンプ、WA・・・
ライトアンプ、KA・・・リードアンプ、MC・・・メ
モリセル、FF・・・ラッチ回路、TG・・・タイミン
グ発生回路4.′− \ ±
形成される半導体基板の一実施例の平面図、 第2図は、第1図のスタティック型RAMの一実施例の
配置図、 第3図は、本発明が適用されたスタティック型RAMの
一実施例の回路ブロック図、 第4図は、本実施例のRAMKおける読み出し動作の一
例を示すタイミング図、 第5図は、読み出しアクセス時間と、データ線と共通デ
ータ線との容量比との相関関係を示す特性図である。 BP・・・ポンディングパッド、LC・・・論理回路部
、Ilo・・・入出力回路、M−ARYl、2・・・メ
モリアレイ1,2、RDCR・・・ロウアドレスデコー
ダ、WDI、2・・・ワード線駆動回路1,2、CTL
・・・制御回路、SA・・・センスアンプ、WA・・・
ライトアンプ、KA・・・リードアンプ、MC・・・メ
モリセル、FF・・・ラッチ回路、TG・・・タイミン
グ発生回路4.′− \ ±
Claims (1)
- 【特許請求の範囲】 1、複数のワード線と第1データ線対と上記第1データ
線対に対応して設けられた第2データ線対と 各ワード線と上記第1データ線対にそれぞれ結合された
複数のメモリセルと 上記第1データ線対と上記第2データ線対とを電気的に
分離又は結合するためのスイッチ手段と 上記第1データ線対の電圧を第1の電圧レベルに設定す
るための第1のプリチャージ手段と上記第2データ線対
の電圧を第2の電圧レベルに設定するための第2のプリ
チャージ手段と選択された1つのメモリセルの情報は上
記第1データ線対、上記スイッチ手段及び上記第2デー
タ線対を介して上記センスアンプに伝達される上記第2
データ線対に結合されるセンスアンプとを有することを
特徴とする半導体記憶装置。 2、上記第1の電圧レベルは正の電源電圧レベルであり
、上記第2の電圧レベルは接地電圧レベルであることを
特徴とする特許請求の範囲第1項記載の半導体記憶装置
。 3、上記スイッチ手段は選択されるべきメモリセルに対
応するワード線の電圧が選択レベルに変化するタイミン
グに同期して上記第1データ線対と上記第2データ線対
とを結合することを特徴とする特許請求の範囲第2項記
載の半導体記憶装置。 4、上記スイッチ手段はアドレス信号を解読するデコー
ダによってその動作が制御されることを特徴とする特許
請求の範囲第3項記載の半導体記憶装置。 5、複数のワード線と 第1データ線対と 第2データ線対と 上記第1データ線対と上記第2データ線対に対応して設
けられた第3データ線対と 各ワード線と上記第1データ線対にそれぞれ結合された
第1のメモリセル群と 各ワード線と上記第2データ線対にそれぞれ結合された
第2のメモリセル群と 上記第1データ線対と上記第3データ線対とを電気的に
分離又は結合するための第1のスイッチ手段と 上記第2データ線対と上記第3データ線対とを電気的に
分離又は結合するための第2のスイッチ手段と 上記第1データ線対の電圧及び上記第2データ線対の電
圧を第1の電圧レベルに設定するための第1のプリチャ
ージ手段 上記第3データ線対の電圧を第2の電圧レベルに設定す
るための第2のプリチャージ手段と第1のメモリセル群
から選択された1つのメモリセルの情報は上記第1デー
タ線対、上記第1スイッチ手段及び上記第3データ線対
を介して上記センスアンプに伝達され、第2のメモリセ
ル群から選択された1つのメモリセルの情報は上記第2
データ線対、上記第2スイッチ手段及び上記第3データ
線対を介して上記センスアンプに伝達される上記第3デ
ータ線対に結合されるセンスアンプとを有することを特
徴とする半導体記憶装置。 6、上記第1の電圧レベルは正の電源電圧レベルであり
、上記第2の電圧レベルは接地電圧レべルであることを
特徴とする特許請求の範囲第5項記載の半導体記憶装置
。 7、上記第1のスイッチ手段又は第2のスイッチ手段は
選択されるべきメモリセルに対応するワード線の電圧が
選択レベルに変化するタイミングに同期して上記第1デ
ータ線対と上記第3データ線対又は上記第2データ線対
と上記第3データ線対とを結合することを特徴とする特
許請求の範囲第6項記載の半導体記憶装置。 8、上記第1のスイッチ手段及び第2のスイッチ手段は
アドレス信号を解読するデコーダによってその動作が制
御されることを特徴とする特許請求の範囲第7項記載の
半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63069533A JP2617510B2 (ja) | 1988-03-25 | 1988-03-25 | ディジタル処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63069533A JP2617510B2 (ja) | 1988-03-25 | 1988-03-25 | ディジタル処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01245487A true JPH01245487A (ja) | 1989-09-29 |
JP2617510B2 JP2617510B2 (ja) | 1997-06-04 |
Family
ID=13405459
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63069533A Expired - Fee Related JP2617510B2 (ja) | 1988-03-25 | 1988-03-25 | ディジタル処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2617510B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03266295A (ja) * | 1990-03-14 | 1991-11-27 | Sharp Corp | 半導体記憶装置 |
JP2002269986A (ja) * | 2001-03-12 | 2002-09-20 | Fujitsu Ltd | マルチプレクサ並びにこれを用いたメモリ回路及び半導体装置 |
JP2006173643A (ja) * | 2006-01-12 | 2006-06-29 | Renesas Technology Corp | 半導体記憶装置 |
GB2525904A (en) * | 2014-05-08 | 2015-11-11 | Surecore Ltd | Memory unit |
CN114880275A (zh) * | 2022-05-16 | 2022-08-09 | 无锡职业技术学院 | 一种可记忆操作步骤的通用化程序传输***及传输方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63183680A (ja) * | 1987-01-26 | 1988-07-29 | Hitachi Ltd | 半導体記憶装置 |
-
1988
- 1988-03-25 JP JP63069533A patent/JP2617510B2/ja not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63183680A (ja) * | 1987-01-26 | 1988-07-29 | Hitachi Ltd | 半導体記憶装置 |
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JP4553504B2 (ja) * | 2001-03-12 | 2010-09-29 | 富士通セミコンダクター株式会社 | マルチプレクサ並びにこれを用いたメモリ回路及び半導体装置 |
JP2006173643A (ja) * | 2006-01-12 | 2006-06-29 | Renesas Technology Corp | 半導体記憶装置 |
GB2525904A (en) * | 2014-05-08 | 2015-11-11 | Surecore Ltd | Memory unit |
GB2525904B (en) * | 2014-05-08 | 2018-05-09 | Surecore Ltd | Memory unit |
US10586589B2 (en) | 2014-05-08 | 2020-03-10 | Surecore Limited | Memory unit |
CN114880275A (zh) * | 2022-05-16 | 2022-08-09 | 无锡职业技术学院 | 一种可记忆操作步骤的通用化程序传输***及传输方法 |
CN114880275B (zh) * | 2022-05-16 | 2023-12-12 | 无锡职业技术学院 | 一种可记忆操作步骤的通用化程序传输***及传输方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2617510B2 (ja) | 1997-06-04 |
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