JPH01245487A - ディジタル処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置を有する半導体集積回路装
置に関し、例えばメモリセルが結合されるデータ線をプ
リチャージする方式のスタティック型ＲＡＭ（ランダム
・アクセス・メモリ）に利用して有効な技術に関するも
のである。

〔従来の技術〕

ＭＯ８スタティック型ＲＡＭにおけるメモリセルは、例
えばゲート・ドレインが交差結合された一対の駆動ＭＯ
８ＦＥＴとその負荷素子とからなるスタティック型クリ
ップフロップ回路と一対の伝送ゲートＭＯ８ＦＥＴとか
ら構成される。メモリアレイは、マトリックス配置され
る複数のメモリセルとともに複数対の相補データ線を含
み、それぞれの相補データ線には、それと対応されるべ
きメモリセルの入出力端子が結合される。

選択されたメモリセルから出力される読み出し信号は、
上記相補データ線対を介して伝達され、例えば差動ＭＯ
８ＦＥＴを用いたセンスアンプ回路によって増幅される
。

ところで、複数のディジタル回線を１本のディジタル回
線に多重化し、高速伝送を行なうためにスタティック型
ＲＡＭを内蔵する多重化装置がある。これらの多重化装
置において、スタティック型ＲＡＭは例えば時分割スイ
ッチとして用いられる。このとき、多重化装置の処理能
力は、内蔵するスタティック型ＲＡＭのアクセスタイム
によって左右される。そこで、このようなスタテイ、り
型ＲＡＭの高速化を図り、多重化装置の処理能力を向上
させる一つの方法として、相補データ線を電源電圧Ｖｃ
ｃのほぼ１／２のレベルにチャージするハーフプリチャ
ージ方式が提案されている。

上記ハーフプリチャージ方式については、■日立製作所
が先に出願したものとして、例えば特開昭６１−２５３
６９５、特開昭６２−１４３２８９と特願昭６１−１３
５９０９がある。

特開昭６１−２５３６９５については、非反転信号線Ｄ
ｏを電源電圧Ｖｃｃレベルに、反転信号線ｎ１を回路の
接地電位ＧＮＤレベルにそれぞれプリチャージする。そ
の後、非反転信号線Ｄｏと反転信号線ＤＯを短絡（イコ
ライズ）することによって、上記それぞれの信号線をほ
ぼ１／２Ｖｃｃレベルにしていた。

特開昭６２−１４３２８９についても、上記と同様なプ
リチャージ動作によって、非反転信号線ＤＯと反転信号
線ＤＯをそれぞれほぼ１／２ＶＣＣレベルにしていた。

特願昭６１−１３５９０９については、一方の相補デー
タ線Ｄｏ、ＤＯを電源電圧Ｖｃｃレベルに、他方の相補
データ線ＤＩ、ＤＩを回路の接地電位ＧＮＤレベルにそ
れぞれプリチャージする。その後、一方の相補データ線
ＤＯ，Ｄｏと他方の相補データ線ＤＩ、ＤＩを短絡（イ
コライズ）して、それぞれの相補データ線をほぼ１／２
Ｖｃｃレベルにしていた。このプリチャージ方式の場合
、一対とされる２組の相補データ線の一方の組と他方の
組と間には当初レベル差が生じる。しかしメモリセルの
入出力ノードが結合される各相補データ線の非反転信号
線及び反転信号線はそれぞれ上記イコライズによって同
一のレベルとなる。

〔発明が解決しようとする課題〕

しかしながら、特開昭６１−２５３６９５や特開昭６２
−１４３２８９のようなプリチャージ方式にあっては、
相補データ？ｍＤＯ１ＤＯを電源電圧Ｖｃｃと回路の接
地電位にするという第１段階のプリチャージ動作と、相
補データ線ＤＯ、Ｄ。

を短絡するという第２段階のプリチャージ動作とが必要
になる。このとき、上記相補データ線ＤＯ。

Ｄｏにレベル差が残っている段階でワード線を選択状態
にすると、メモリセルへの不所望な誤書き込みが行われ
る慮れがあるため、上記第１及び第２段階のプリチャー
ジ動作が終了後にワード線の選択動作を行う必要がある
。これによって、ワード線の選択タイミングが遅くなり
、その分確実に動作が遅くなってしまう。

また、特願昭６１−１３５９０９に示されたプリチャー
ジ方式において、接地電位ＧＮＤにプリチャージされる
相補データ線については、短絡後はぼ１／２Ｖｃｃレベ
ルになる前にメモリセルの選択を行うとメモリの情報が
破壊され易い。したがってこのプリチャージ方式につい
ても上記プリチャージ方式と同様に充分なイコライズ時
間を採る必要がある。したがって、スタティック型几Ａ
Ｍの動作は遅くなってしまう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、プリチャージ期間において、メモリセルが結
合されるデータ線を電源電圧側にプリチャージし、カラ
ムスイッチを介して上記データ線に結合される共通デー
タ線を回路の接地電位側にプリチャージしてお（ことに
より、メモリセルの選択動作に伴いカラムスイッチを介
してデータ線と共通データ線が結合されることによって
、データ線及び共通データ線の電位を中間電位に設定で
きる。

〔作用〕

上記した手段によれば、１回のプリチャージ動作のみに
よってメモリセルの選択動作とともにデータ線及び共通
データ線の電位がその容量比に従った中間レベルに設定
でき、最も高い感度の動作点でセンスアンプが読み出し
信号の増幅を行うこととなり、動作の高速化が図られる
。

〔実施例〕

第１図には、この発明が適用されたスタティック型ＲＡ
Ｍが形成される半導体基板（ＩＣＣＨＩＰ）の一実施例
の平面図が示されている。この実施例のスタティック型
ＲＡＭは、特ｔｃ制限されないが、１チツプ型のディジ
タル処理装置例えば多重化装置に内蔵される。この多重
化装置を構成する各回路ブロックは、公知の０ＭＯ８（
相補型ＭＯ８＞の集積回路製造技術によって、特に制限
されないが、単結晶シリコンからなる１個の上記半導体
基板上に形成される。

第１図において、半導体基板の周辺領域には複数のポン
ディングパッドＢＰが設けられる。これらのポンディン
グパッドＢＰは、ボンディングワイヤ等を介して対応す
る外部端子に結合される。

これらのポンディングパッドＢＰのいくつかは、半導体
基板の各端部に形成される入出力回路Ｉ１０の対応する
単位回路に結合される。

入出力回路Ｉ１０は、外部の装置から供給される各種の
入力ディジタル信号を取り込み、多重化装置の対応する
内部回路に伝達する。また、多重化装置の対応する内部
回路から出力される各種の出力ディジタル信号を外部の
装置に送出する。

半導体基板の多くの部分には、多重化装置を構成する演
算論理ユニットや各種の制御ユニットを含む論理回路部
ＬＣが形成される。この実施例のスタティック型ＲＡＭ
（ＳＲＡＭ）は、上記論理回路部ＬＣに囲まれた所定の
位置に形成される。

このスタティック型ＲＡＭは、特に制限されないが、時
分割スイッチいわゆるＴＩＭＥ　５ＷＩＴＣＨとして用
いられる。

この実施例では２つのスタティック型ＲＡＭＳＲＡＭＩ
　、ＳＲＡＭ２が設け６られる。スタティック型ＲＡＭ
　　ＳＲＡＭ１にデータが書き込まれている期間、スタ
ティック型ＲＡＭ　　ＳＲＡＭ２からはその前の期間に
スタティック型ＲＡＭＳＲＡＭ２に書き込まれたデータ
が読出される。

また、その次の期間にスタティック型ＲＡＭ　　ＳＲＡ
Ｍ１からデータが読出されるとともに、スタティック型
几ＡＭ　　ＳＲＡＭ２に新たなデータが書き込まれる。

この様にして入力データ書き込み動作と出力データ読出
し動作が並行して実行される。入力データは、その配列
が変換されて出力される。配列の変換作業は論理回路部
ＬＣにより制御される。その結果、このデジタル処理装
置はタイムスイッチとして動作する。

第２図には、第１図のスタティック型Ｒ，ＡＭの一実施
例の配置図が示されている。

第２図において、特に制限されないが、スタティック型
ＲＡＭは、２組のメモリアレイＭ−ＡＲＹＩ及びＭ−Ａ
ＲＹ２をその基本構成とする。メモリアレイＭ−ＡＲＹ
Ｉ及びＭ−ＡＲＹ２の間には、ロウアドレスデコーダＲ
ＤＣＲが配置される。また、ロウアドレスデコーダＲＤ
ＣＲとメモリアレイＭ−ＡＲＹＩ、２に挿まれてワード
線駆動回路ＷＤＩ、ＷＤ２が配置されている。各メモリ
アレイの下部には、対応するセンスアンプ８Ａ、ライト
アンプＷＡ及びリードアンプＲＡがそれぞれ配置される
。さらに、これらの各アンプの下部には、対応するデー
タバッファＤＢがそれぞれ配置される。ロウアドレスデ
コーダＲＤＣＲ及びワード線駆動回路ＷＤＩ、ＷＤ２の
下部には、制御回路ＣＴＬと図示されないアドレス人力
バッファが配置される。

メモリアレイＭ−ＡＲＹＩ及びＭ−ＡＲＹ２は、後述す
るように、同図の水平方向に配置されるワード線と垂直
方向に配置される相補データ線及びこれらのワード線と
相補データ線の交点に格子状に配置されるメモリセルに
より構成される。

ロウアドレスデコーダＲＤＣＲはワード線、駆動回路を
介して、各メモリアレイを構成するワード線を結合し、
択一的にハイレベルの選択状態とされる。一方、各メモ
リアレイを構成する相補データ線は、対応するセンスア
ンプ８Ａを介して対応するライトアンプＷＡ及びリード
アンプＲＡＫ結合される。これらのライトアンプＷＡ及
びリードアンプＲＡは、さらに対応するデータバッファ
ＤＢＫ結合される。

スタティック型ＲＡＭは、多重化装置に設けられる内部
バスを介してアクセスされる。この内部バスは、ｎ＋１
ビットのデータバスｄ□−ｄｎと、ｎ＋１ビットのアド
レスバスＡＯ〜Ａｉと、イネーブル信号線ＣＢ及びリー
ド・ライト信号線Ｒ／Ｗ等からなるコントロールバスと
を含む。特に制限されないが、スタティック型ＲＡＭは
イネーブル信号ＣＥによって起動され、リード・ライト
信号孔／Ｗによってその動作モードが指定される。

これらの制御信号は、スタティック型ＲＡＭの制御回路
ＣＴＬに入力される。制御回路ＣＴＬは、これらの制御
信号をもとに、スタティック型ＲＡＭの内部動作を制御
するための各種タイミング信号を形成する。

アドレスバスＡ　Ｏ−Ａ　ｉを介して供給されるｉ　＋
　１ビツトのアドレス信号は、スタティック型ＲＡＭの
図示されないアドレス人力バッファに入力される。これ
らのアドレス信号は、アドレス人カパッファによって保
持され、相補信号としてロウアドレスデコーダＲＤＣＲ
に伝達される。ロウアドレスデコーダＲＤＣＲはこれら
のアドレス信号をデコードしワード線駆動回路ＷＤＩ、
ＷＤ２を動作状態として指定されるワード線を選択する
。

一方、データバスの下位ピッ）ｄＯ〜ｄｍは、メモリア
レイＭ−ＡＲＹＩの各相補データ線に対応される。また
、データバスの上位ビットｄｍ＋１〜ｄｎは、メモリア
レイＭ−ＡＲＹ２の各相補データ線に対応される。各デ
ータバスｄ□−ｄｎは、データバッファＤＢの対応する
単位回路に結合され、リードアンプＲＡ及びライトアン
プＷＡの対応する単位回路を経て、対応するメモリアレ
イの対応する相補データ線にそれぞれ接続される。デー
タバッファＤＢの各単位回路は、対応するデータバスｄ
□−ｄｎを介して供給される入力データを取り込み、対
応するライトアンプＷＡに伝達する。また、対応するリ
ードアンプＲＡから出力される出力データを、対応する
データバスｄＯ−ｄｎに伝達する。

第３図には、この発明が適用されたスタティック型ＲＡ
Ｍの一実施例の回路ブロック図が示されている。以下の
図において、そのチャンネル（パックゲート）部に矢印
が付加されるＭＯＳＦＥＴはＰチャンネル型であり、矢
印の付加されないＮチャンネルＭＯ８ＰＥＴと区別され
る。

メモリセルを構成するＭＯＳＦＥＴは、Ｎチャンネル型
とされ、Ｎ型半導体基板上に形成されたＰ型ウェル領域
に形成される。ＰチャンネルＭＯ８ＦＥＴは、Ｎ型半導
体基板に形成される。Ｎチャンネルｆｆ１Ｍ０８ＦＥＴ
の基体ゲートとしてのＰ型ウェル領域は、回路の接地端
子に結合され、Ｐチャンネル型ＭＯ８ＦＥＴの共通の基
体ゲートとしてのＮ型半導体基板は、回路の電源端子に
結合される。なお、メモリセルを構成するＭＯＳＦＥＴ
をウェル領域に形成する構成は、α線等によって引き起
こされるメモリセルの蓄積情報の誤った反転を防止する
上で効果的である。各ＭＯ８ＦＥＴは、ポリシリコンか
らなるようなゲート電極な一種の不純物導入マスクとす
るいわゆるセルファライン技術によって製造される。

メモリアレイＭ−ＡＲＹは、代表として例示的に示され
ているマトリックス配置された複数のメモリセルＭＣ１
ポリシリコン層からなるワード線ＷＯないしＷｎ及び相
補データ線ＤＯ、ｎｏないしＤＩ、ＤＩから構成される
。１つの相補データ線を構成する各データ線例えばＤｏ
及びＤｏは、１つのデータ線対を形成する。

メモリセルＭＣのそれぞれは、互いに同じ構成にされ、
その１つの具体的回路が代表として示されているように
、ゲートとドレインが互いに交差結線されかつソースが
回路の接地点に結合された記憶ＭＯ８ＦＥＴＱｌ　、Ｑ
２と、上記ＭＯ８ＦＥＴＱＩ　、Ｑ２のドレインと電源
端子Ｖｃｃとの間に設けられたポリ（多結晶）シリコン
層からなる高抵抗）Ｌｌ、Ｒ２とを含んでいる。そして
、上記Ｍ０８ＦＥＴＱ１　、Ｑ２の共通接続点と相補デ
ータ線Ｄｏ　、ＤＯとの間に伝送ゲー）ＭＯ８Ｆ’ＥＴ
Ｑ３゜Ｑ４が設けられている。同じ行に配置されたメモ
リセルの伝送ゲートＭＯ８ＦＥＴＱ３　、Ｑ４等のゲー
トは、それぞれ例示的に示された対応するワード線ＷＯ
及びＷｎ等に共通に接続される。また、同じ列に配置さ
れたメモリセルの入出力端子は、それぞれ例示的に示さ
れた対応する一対の相補データ（又はビット）線Ｄｏ　
、Ｄｏ及びＤＩ、ＤＩ等に接続されている。

メモリセルにおいて、ＭＯ８ＦＥＴＱ、１　、Ｑ２及び
抵抗Ｒ１、Ｒ２は、一種のフリップフロップ回路を構成
しているが、情報保持状態における動作点は、普通の意
味でのフリップフロップ回路のそれと随分異なる。すな
わち、上記メモリセルＭＣにおいて、それを低消費電力
にさせるため、その抵抗Ｒ１は、ＭＯ８ＰＥＴＱｌがオ
フ状態にされているときのＭＯ８ＦＥＴＱ２のゲート電
圧をそのしきい値電圧よりも若干高い電圧に維持させる
ことができる程度の著しく高い抵抗値にされる。

同様に抵抗Ｒ２も高抵抗値にされる。言い換えると、上
記抵抗几１．Ｒ２は、ＭＯ８ＦＥＴＱｌ　。

Ｑ２のドレインリーク電流を補償できる程度の高抵抗に
される。抵抗Ｒ１，Ｒ２は、ＭＯ８ＦＥＴＱ２のゲート
容ｆ（図示しない）に蓄積されている情報電荷が放電さ
せられてしまうのを防ぐ程度の電流供給能力を持つ。

この実施例に従うと、ＲＡＭがＣＭＯ８−ＩＣ技術によ
って製造されるにもかかわらず、上記のようにメモリセ
ルＭＣはＮチャンネルＭＯ８ＦＥＴとポリシリコン抵抗
素子とから構成される。

この実施例のメモリセル及びメモリアレイは、上記ポリ
シリコン抵抗素子に代えてＰチャンネルＭＯ８Ｆ’ＥＴ
を用いる場合に比べ、その大きさを小さくできる。すな
わち、ポリシリコン抵抗を用イタ場合、駆ｍＭＯ８ＦＥ
ＴＱ１又はＱ２のゲート電極と一体的に形成できるとと
もに、それ自体のサイズを小型化できる。そして、Ｐチ
ャンネル〜ｌ０８ＦＥＴを用いたときのように、駆動Ｍ
Ｏ８ＦＥＴＱＩ、Ｑ２から比較的大きな距離を持って離
さなければならないことがないので無駄な空白部分が生
じない。

同図において、ワード線ＷＯは、Ｘアドレスデコーダを
構成するノア（Ｎｏ几）ゲート回路Ｇ１で形成された出
力信号によって選択される。このことは、他のワード線
Ｗｎについても同様である。

上記Ｘアドレスデコーダは、相互において類似のノアゲ
ート回路Ｇ１．０２等により構成される。

これらのノアゲート回路Ｇｌ　、０２等の入力端子には
、特に制限されないが、ラッチ回路ＦＦに取り込まれた
アドレス信号のうち、Ｘアドレスを指示する複数ビット
からなる相補アドレス信号が所定の組合せをもって供給
される。Ｘアドレスデコーダは、上記相補アドレス信号
を解読して１本のワード線を選択状態にさせる。

上記メモリアレイにおける一対の相補データ線Ｄｏ、、
Ｄｏは、特に制限されないが、ＰチャンネルＭＯ８ＦＥ
ＴＱＩ　１　、Ｑｌ　２とＮチャンネルＭＯ８ＦＥＴＱ
１５　、Ｑｌ６とがそれぞれ並列接続されることによっ
て構成されるＣＭＯＳスイッチを介して共通相補データ
線ＣＤ、ＣＤに結合される。共通相補データ線を構成す
る各データ線ＣＤ。

ＣＤは、１つのデータ線対を形成する。他の例示的に示
されている相補データ線Ｄ１．Ｄｔにおいても、上記同
様なＰチャンネルＭＯ８ＦＥＴＱ１３゜Ｑｌ４及びＮチ
ャンネルＭＯ８ＦＥＴＱ１７゜Ｑｌ８からなるＣＭＯＳ
スイッチを介して共通相補データ線ＣＤ、ＣＤに結合さ
れる。このことは、図示しない他の相補データ線につい
ても同様なＣＭＯＳスイッチを介して共通相補データ線
ＣＤ。

ＣＤに結合される。

上記ＣＭＯＳスイッチのうち、ＮチャンネルＭＯ８ＦＥ
ＴＱＩ　５　、Ｑｌ　６及びＱｌ７．Ｑｌ８のゲートは
、それぞれカラム選択線ｙｏ、ｙｉに結合される。Ｐチ
ャンネルＭＯ８ＦＥＴＱＩ　ｌ　。

Ｑｌ２及びＱｌ　３　、　Ｑｌ　４のゲートには、上記
カラム選択線ＹＯ，Ｙｌの信号を受けるインバータ回路
Ｎｌ、Ｎ２の出力信号が供給される。

上記のように、カラムスイッチとしてＣＭＯＳスイッチ
を用いる構成は、高速な読み出し及び書き込み動作を可
能とする。例えば、カラム選択線ＹＯがハイレベルにさ
れることによって、相補データ１ｓＬ）０．ＤＯが選択
状態にされる場合、読み出し動作においては、Ｐチャン
ネルＭＯ８ＦＥＴＱｌｌ、Ｑｌ２がゲート接地、ソース
入力の増幅Ｍ　０８　Ｆ　Ｅ　Ｔとして作用し、メモリ
セルから相補データ線Ｄｏ　、Ｄｏに読み出された信号
を効率よく共通相補データ線ＣＤ、ＣＤに伝えることが
できる。また、書き込み動作にあっては、Ｎチャンネル
ＭＯ８ＦＥＴＱ１５　、Ｑｌ　６がゲート接地、ソース
入力の増！ＭＯ８ＦＥＴとして作用し、共通相補データ
線ＣＤ　、ＣＤに供給される書き込み信号を効率よく選
択されたメモリセルが結合される相補データ線Ｄｏ　、
Ｄｏに伝えることができる。

このことは、他の相補データＩＩ！ＤＩ、ＤＩ等の選択
動作においても同様である。

上記カラム選択線ＹＯは、Ｘアドレスデコーダを構成す
るノアゲート回路Ｇ４で形成された出力信号によって選
択される。このことは、他のカラム選択線Ｙ１について
も同様である。上記Ｘアドレスデコーダは、相互におい
て類似のノアゲート回路Ｇ４　、Ｇ３＃により構成され
る。これらのノアゲート回路Ｇ４．０３等の入力端子に
は、特に制限されないが、ラッチ回路ＦＦに取り込まれ
たアドレス信号のうち、Ｙアドレスを指示する複数ビッ
トからなる相補アドレス信号が所定の組合せをもって供
給される。Ｘアドレスデコーダは、上記相補アドレス信
号を解読して１本のカラム選択線を選択状態にさせる。

例えば、カラム選択線ＹＯがハイレベルにされたなら、
ＮチャンネルＭＯ８Ｉ’ＥＴＱ１５とＱ１６及び、イン
バータ回路Ｎ１の出力信号のロウレベルによってＰチャ
ンネルＭＯ８ＦＥＴＱ１１とＱ１２がオン状態になって
、相補データ線Ｄｏ　、ＤＯが共通相補データ線ＣＤ、
ＣＤに結合される。

上記ラッチ回路ＦＦは、特に制限されないが、チップイ
ネーブル信号ＣＥがロウレベルからハイレベルにされる
タイミングで、アドレス信号ＡＤＤの取り込みを行う。

また、図示しないが、上記Ｘアドレスデコーダ及びＸア
ドレスデコーダは、上記信号ＣＥがハイレベルにされる
と、その選択動作を開始する。

上記メモリアレイＭ−ＡＲＹの相補データ線ＤＯ、Ｄｏ
及びＤｌ、Ｄｔには、特に制限されないが、Ｐチャンネ
ル型のプリチャージＭＯ８ＦＥＴＱ５ないしＱ８が設け
られる。上記ＭＯ８ＦＥＴＱ５ないしＱ８のゲートには
、プリチャージ信号ＰＣが共通に供給される。上記プリ
チャージＭＯ８ＦＥＴＱ５ないしＱ８は、プリチャージ
信号ＰＣがロウレベルにされるプリチャージ期間におい
てオン状態となり、相補データ線ＤＯ、ＤＯ及びＤＩ、
ＤＩを第１の電源電圧レベル、例えば電源電圧Ｖｃｃの
ようなハイレベルにチャージアップさせる。

上記のようにプリチャージＭＯ８ＦＥＴとしてＰチャン
ネルＭＯ８ＦＥＴを用いる構成は、電源電圧の急激の低
下（電源バンプ）が生じても、相補データ線ＤＯ、ＤＯ
及びＤｉ　、Ｄｉのレベルを上記のような電源電圧の変
動に追従させることができる。これによって、電源低下
時に相補データ線の電位が電源電圧以上に維持されるこ
とによって生じる動作マージンの悪化等を防止する上で
有益なものとなる。

上記共通相補データ線ＣＤ、ＣＤには、特に制限されな
いが、Ｎチャンネル型のプリチャージＭ０８１；’ＥＴ
Ｑ９及びＱＩＯが設けられる。上記ＭＯ８Ｆ’ＥＴＱ９
及びＱＩＯのゲートには、プリチャージ信号ＰＣが共通
に供給される。上記プリチャージＭＯ８ＦＥＴＱ９及び
ＱＩＯは、プリチャージ信号ＰＣがハイレベルにされる
プリチャージ期間においてオン状態となり、共通相補デ
ータ線ＣＤ　、ＣＤを第２の電源電圧レベル、例えば回
路の接地電位ＧＮＤのようなロウレベルにする。

上記共通相補データ線ＣＤ　、ＣＤは、特に制限されな
いが、差動型のセンスアンプの入力端子に直接結合され
る。すなわち、共通相補データ線ＣＤ、ＣＤは、Ｎチャ
ンネル型の差動増幅ＭＯ８ＦＥＴＱ１９．Ｑ２０のゲー
トにそれぞれ結合される。これらの差動ＭＯ８ＦＥＴＱ
１９　、Ｑ２０のドレインには電流ミラー形態にされた
ＰチャンネルＭＯ８ＦＥＴＱ２１　、Ｑ２２からなるア
クティブ負荷回路が投げられる。上記差動増＠ＭＯ８Ｆ
’ＥＴＱＩ　９　、Ｑ２０は、その共通ソースと回路の
接地電位点との間に設けられ、タイミング信号８ＡＣに
よってオン状態にされるＮチャンネル型のパワースイッ
チＭＯ８に’ＥＴＱ２４によって動作状態にされる。上
記センスアンプの増幅出力信号は、読み出し回路を構成
するＣＭＯＳインバータ回路Ｎ３．Ｎ４を通して出力さ
れる。

上記センスアンプの出力端子、言い換えるならば、イン
バータ回路Ｎ３の入力端子と電源電圧Ｖｃｃとの間には
、上記タイミング信号ＳＡＣを受けるＰチャンネルＭＯ
８ＦＥＴＱ２３が設けられる。上記ＭＯ８ＦＥＴＱ２３
は、タイミング信号ＳＡＣのロウレベルによってセンス
アンプカ非動作状態にされるとき、オン状態罠なってそ
の出力端子を電源電圧Ｖｃｃにプルアップする。これに
より、上記出力端子の電圧を受けるインバータ回路Ｎ３
において、その入力電圧が７０−ティング状態の中間レ
ベルに維持されることにより生じる比較的大きな貫通電
流（直流電流）の発生を防止するものである。したがっ
て、上記ＭＯ８ＦＥＴＱ２３は、プルアップ（Ｖｃｃレ
ベル）又はプルダラン（回路の接地電位）用の高抵抗素
子に置き換えることができる。

また、上記共通相補データ線ＣＤ、ＣＤは、次の書き込
み回路の出力端子に結合される。

書き込み回路はプッシュプル形態にされたＮチャンネル
ＭＯ８ＦＥＴＱ２５　、Ｑ２６及びＱ２７゜Ｑ２８から
なり、相補的な書き込み信号ＷＤ及びＷ）が交差的に上
記出力ＭＯ８ＦＥＴＱ２５゜Ｑ２８及びＱ２６．Ｑ２７
にそれぞれ供給されることによって相補的な書き込み信
号を形成して、共通相補データ線ＣＤ、ＣＤに伝える。

これにより、選択されたメモリセルには、上記共通相補
データ１ｉｌｃＤ、ＣＤ、カラムスイッチ及び相補デー
タ線を通して書き込み信号が供給されることによって書
き込み動作が行われる。なお、相補的な書き込み信号Ｗ
Ｄ　、ＷＤは、書き込み動作以外のときには共にロウレ
ベルになり、上記ＭＯ８ＦＥＴＱ２５．Ｑ２６及びＱ２
７．Ｑ２８が共にオフ状態にされる。これＫよって、書
き込み回路の出力はハイインピーダンス状態にされる。

タイミング発生回路ＴＧは、チップイネーブル信号ＣＥ
と読み出し／書き込み制御信号Ｒ／Ｗを受けて、上記プ
リチャージ信号ｐｃ　、ｐｃ及びセンスアンプの動作タ
イミング信号ＳＡＣ等を形成する。

次に、第４図に示した概略タイミング図を参照して、こ
の実施例のＲＡＭにおける読み出し動作の一例を説明す
る。

チップイネーブル信号ＣＥがロウレベルのとき。

タイミング発生回路ＴＧはプリチャージ信号ＰＣをロウ
レベルに、プリチャージ信号ＰＣを７１イレベルにする
。上記プリチャージ信号ＰＣのロウレベルによってＰチ
ャンネルＭＯ８ＦＥＴＱ５ない−しＱ８等がオン状態に
なって相補データ線ＤＯ９Ｄｏ及びＤｌ、ＤＩ等を電源
電圧Ｖｃｃのようなハイレベルにプリチャージする。ま
た、プリチャージ信号ＰＣのハイレベルによってＮチャ
ンネルＭＯ８ＦＥＴＱ９及びＱＩＯがオン状態になって
共通相補データ、１ｌｃＤ、σ万を回路の接地電位ＧＮ
Ｄのようなロウレベルにプリチャージする。

上記チップイネーブル信号ＣＥがロウレベルからハイレ
ベルに変化するタイミングで、ラッチ回路ＦＦは、供給
されたアドレス信号ＡＤＤの取り込みを行う。これによ
り、Ｘアドレスデコーダ及びＹアドレスデコーダは、ラ
ッチ回路ＦＦに取り込まれたアドレス信号ＡＤＤの解読
を行い、１つのワード線Ｗｉ及び一対の相補データ線Ｄ
ｊ、Ｄｊに対応したカラム選択線Ｙｊをハイレベルの選
択状態にする。これと同時に１上記テツプイネ一ブル信
号ＣＥのハイレベルへの変化によって、プリチャージ信
号ＰＣがロウレベルからハイレベルに、プリチャージ信
号ＰＣがハイレベルからロウレベルに変化して上記プリ
チャージＭＯ８ＰＥＴＱ５ないしＱ８及びＱ９　、Ｑｌ
　Ｏはオフ状態にされる。

上記カラム選択線Ｙｊの選択動作に伴い、共通相補デー
タ線ＣＤ、ＣＤと一対の相補データ線Ｄｊ。

Ｄｊとが結合される。これによって、相補データ線Ｄｊ
、Ｄｊと共通相補データ線ＣＤ、ＣＤの電位は、それぞ
れに寄生的に付加される浮遊容量の容量比に従った等し
い中間電位に変化しようとする。このとき、ワード線Ｗ
ｉの選択動作も同時に行われているので、相補データ線
ＤＪ、Ｄｊには選択されたメモリセルの記憶情報に従っ
た読み出し信号が現れる。したがって、相補データ線Ｄ
ｊ。

Ｄｊ及び共通相補データ線ＣＤ、ＣＤの電位は、上記中
間電位の変化とメモリセルの読み出し動作による信号が
重畳されてた電圧となる。上記メモリセルの読み出し信
号は、前述のように、カラムスイッチを構成するＰチャ
ンネルＭＯ８ＦＥＴの増幅作用によって、共通相補デー
タ線ＣＤ　、　ＣＤ側に伝えられる。

タイミング発生回路ＴＧは、読み出し／書き込み制御信
号Ｒ／Ｗにより、読み出し動作が指示されたなら、タイ
ミング信号８ＡＣをロウレベルからハイレベルに変化さ
せる。これによって、センスアンプのパワースイッチＭ
Ｏ８ＦＥＴＱｚ４がオン状態になって差動増幅ＭＯ８Ｆ
ＥＴＱｌ　９　。

Ｑ２０に動作電流を供給する。このようにセンスアンプ
が動作状態にされたとき、その入力電圧は上記相補デー
タ線Ｄｊ、Ｄｊと共通相補データ線ＣＤ　、ＣＤとの結
合によって、その電位が中間電位に持ち上げられるため
、最も感度が高い動作点にバイアスされ、その中間電位
に重畳された微小読み出し信号の増幅動作を行うものと
なる。これによって、高速読み出し動作が可能になる。

すなわち、この実施例では、センスアンプを最も感度が
高い動作点での増幅動作を行わせるために、第２段階の
プリチャージ期間（イコライズ期間）を特に設けること
なく、カラムスイッチの選択動作を利用するものである
。これによって、そのプリチャージに要する時間の設定
が不要になり、その分確実な高速動作化が図られるもの
である。

また、相補データ線Ｄｏ　、ＤＯ及びＤｌ、Ｄｌ等を電
源電圧Ｖｃｃ側にプリチャージするものであるため、ワ
ード線の選択動作をメモリアクセスと同時に行ってもメ
モリセルの情報が誤って反転されることがない。

これとは逆に、相補データ線Ｄｏ、ＤＯ及びＤＩ。

５１等を全て回路の接地電位にプリチャージする方式で
は誤書き込みが生じ易い。なぜなら、相補データ線が供
にロウレベルの状態で、ワード線が選択されると、メモ
リセルを構成するフリップフロ、プのハイレベル側電位
は比較的容易にロウレベル側電位に変化してしまうから
である。例えば、第３図に示されたメモリセルにおいて
、ノードＡにハイレベル電位が保持され、ノードＢにロ
ウレベル電位が保持されていたとする。相補データ線Ｄ
Ｏ，Ｄｏが共にロウレベル電位の状態でワード線ＷＯが
ハイレベルにされると、負荷抵抗Ｒ１及びＭＯ８ＦＥＴ
Ｑ３を介して電源電圧Ｖｃｃ供給端子とデータ線ＤＯと
の間に電流が流れる。その結果、負荷抵抗Ｒ１によって
生じる電圧降下によってノードＡの電位がハイレベルか
らロウレベルに不所望に変化してしまう。

この場合、本実施例の様に相補データ線Ｄ０゜１）Ｏが
共にハイレベルであれば、ワード線Ｗｏが　　′ハイレ
ベルにされても、上記ノードＡの電位はノ１イレベルを
維持する。また、上記ノードＢのロウレベル電位もその
まま維持される。ノードＢが結合されるデータ線ＤＯに
プリチャージされた電荷は、オン状態のＭＯ８ＦＥＴＱ
２を介してディスチャージされるので、上記ノードＢの
電位がロウレベルからハイレベルに不所望に変化するこ
とはない。

これＫより、相補データ線に対するプリチャージ動作終
了後直ちにワード線選択動作等を開始することができる
。

第５図には、上記メモリアレイＭ−ＡＲＹにおける相補
データ線における容量Ｃ１の容量値ＤＣと、共通相補デ
ータ線における容量Ｃ２の容量値ＣＤＣとの容量比ＤＣ
／ＣＤＣと、アクセス時間ＴＡの関係を示している。こ
の特性図は、コンピュータシーミレージョンにより求め
たものであり、最もアクセス時間ＴＡが短（されるのは
、相補データ線の容量値ＤＣに対して共通相補データ線
の容量値ＣＤＣを２／１に設定した場合である。この理
由は、共通相補データ線ＣＤ、ＣＤ側の容量値を、相補
データ線の容量値ＤＣに対して軽（することにより、上
記カラムスイッチの選択動作に伴い、共通相補データ線
ＣＤ、ＣＤの電位を高速にセンスアンプの最も高い感度
の動作点に変化させることができるからである。したが
って、上記容量比になるように、１つの共通相補データ
線ＣＤ、ＣＤに結合される相補データ線の数を設定する
か、共通相補データ線の寄生容量が小さいときには、共
通相補データ線にダミー容量を付加することが望ましい
。逆に、共通相補データ線の容量値が大きいときには、
共通相補データ線を分割してそれぞれにセンスアンプを
設けるようにするか、それとも相補データ線に結合され
るメモリセルの数を増加させればよい。このように、メ
モリアレイＭ−Ａ）ｔ、Ｙを構成するワード線やデータ
線の数の調整などによって、最も効率的な読み出し動作
が可能になるものである。

なお、書き込み動作は、大きな信号レベルを用いてメモ
リセルへの書き込み動作を行うものであるため、読み出
し動作に比べて短い時間で書き込みを行うことができる
。したがって、ＲＡＭのアクセス時間は、読み出し動作
によって決定されるものであり、上記のプリチャージ方
式及びそのメモリアクセスの採用によって、Ｒ，ＡＭの
高速化を実現できるものである。

なお、第３図に示す実施例において、共通相補データ線
ＣＤ、ＣＤにそれぞれ接続される寄生容量の値を互いに
異ならせることにより、メモリセルに記憶された情報の
読出し動作の高速化を図ることが可能である。この実施
例においては、コモンデータ線ＣＤに接続される寄生容
量の容量値を、コモンデータ線ＣＤに接続される寄生容
量の容量値よりも小さくすることが有理である。容量値
の大小関係を上記の様に設定することにより、これに応
じて共通相補データ線ＣＤ、ＣＤのそれぞれの電位のハ
イレベル方向への立上り速度の大小関係を制御すること
ができる様になる。すなわち、カラムスイッチ（例えば
ＭＯ８ＦＥ’Ｉ’Ｑ１１　。

゛　Ｑ１２．Ｑ１５及びＱ１６）がオン状態とされるこ
とにより、共通相補データ線ＣＤ、ＣＤの電位は供にロ
ウレベルからハイレベル方向に立上るが、その立上り速
度は、コモンデータ線ＣＤ側よりもコモンデータ線ＣＤ
側の方が速い。

従って、メモリセルの上記ノードＢＫハイレベルの情報
が記憶され、上記ノードＡにロウレベルの情報が記憶さ
れている場合には、上記メモリセル情報に応じて相補デ
ータ線Ｄｏ　、Ｄｏ間に生じる微小電位差の方向と、容
量値差に基づいて上記コモン相補データ線ＣＤ、ＣＤ間
に生じる電位差の方向とは一致する。従って上記相補デ
ータ線Ｄｏ、ＤＯ間に生じた微小電位差はより高速に拡
大される。よってＭＯ８ＦＥＴＱＩ　９〜Ｑ２４からな
るセンスアンプによる増幅動作が高速化される。この場
合、ＭＯ８ＦＥＴＱ２２とＱ２０との共通接続点に形成
されるセンスアンプの出力信号は、ハイレベルからロウ
レベルへと高速に変化する。

これに対して、メモリセルの上記ノードＢにロウレベル
の情報が記憶され、上記ノードＡにノ・イレペルの情報
が記憶されている場合には、上記メモリセルの情報に応
じて相補データ線Ｄｏ　、　Ｄ。

間に生じる微小電位差の方向と、容量値差に基づいて上
記コモン相補データ線ＣＤ、ＣＤ間に生じる電位差の方
向とは一致しない。しかしながら、これによって読出し
動作の高速化が妨げられることはない。なぜなら、この
場合ＭＯ８ＦＥＴＱ２２とＱ２０との共通接続点に形成
されるセンスアンプの出力信号は、プリチャージ時のハ
イレベルをそのまま維持するからである。

従って本実施例のセンスアンプを用いた場合には、その
出力信号がハイレベルからロウレベルに変化する場合の
動作を高速化しさえすれば、情報読出し動作の高速化を
図ることができる。

なお、コモンデータ線ＣＤに接続される寄生容量の容量
値を、コモンデータ線ＣＤに接続される寄生容量の容量
値よりも極端に小さ（すると、メモリセル情報自体が反
転され、誤った情報が読出されるといつ誤動作を生じる
。本発明者の検討によれば、上記容量値の比は、例えば
６：５程度が好ましい。

上記実施例から得られる作用効果は、下記の通りである
。すなわち、 （１）プリチャージ期間において、メモリセルが結合さ
れるデータ線対を電源電圧側にプリチャージし、カラム
スイッチを介して上記データ線に結合される共通データ
線を回路の接地電位側にグリチャージする。その結果メ
モリセルの選択動作に伴いカラムスイッチを介してデー
タ線対と共通データ線対が結合されることによって１回
のプリチャージ動作によりデータ線対及び共通データ線
対の電位を中間電位に設定できる。したがって、メモリ
セルの選択動作とともに最も高い感度の動作点でセンス
アンプが読み出し信号の増幅を行うこととなり、上記プ
リチャージに要する時間の短縮と相俟って高速読み出し
動作を実現できるという効果が得られる。

（２）　　カラムスイッチを利用して、上記データ線対
及び共通データ線対の電位を中間電位に設定するため、
回路の簡素化を図ることができるという効果が得られる
。

（３）プリチャージ期間において、メモリセルが結合さ
れるデータ線対を電源電圧側にプリチャージし、カラム
スイッチを介して上記データ線対に結合される共通デー
タ線対を回路の接地電位側にプリチャージしておくこと
により、メモリセルの選択動作やセンスアンプの動作タ
イミングに、格別な時間マージンを設ける必要がないか
らそのタイミング設定が簡単となり、動作マージンを大
きくできるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、スタティック
型ＲＡＭとしてのメモリセルは、ＰチャンネルＭＯ８Ｐ
ＥＴとＮチャンネルＭＯ８ＦＥＴとを組合せて構成され
た完全スタティック型メモリセルを用いるものであって
もよい。また、共通相補データ線を分割してそれぞれに
センスアンプを設けた場合、その出力側に第２のカラム
選択回路を設けるか、又はセンスアンプそのものを第２
のカラム選択信号によって選択的に動作状態にするもの
であってもよい。また、メモリアクセスは、アドレス信
号の変化を検出して、上記プリチャージ信号を発生させ
るという内部同期式により行うものであってもよい。

以上の説明では主として、本願発明者によってなされた
発明をその背景となった技術分野であるディジタル集積
回路に内蔵されるＲＡＭに適用した場合を例にして説明
したが、これに限定されるものではな（、本発明は、例
えば１チツプマイクロコンピユータに内蔵されるＲＡＭ
、或いは外部記憶装置としての半導体記憶装置等にも同
様に利用できるものであろうまた、上記のようなＲＡＭ
の他、マスク型ＲＯＭ（リード・オンリー・メモリ）や
ＥＦＲＯＭ（イレーザブル及プログラマブルＲＯＭ）等
のような各種ＲＯＭにおいても同様に適用できる。この
ようなＲＯＭにおいては、メモリセルは１つのデータ線
に結合されるものであるため、差動型のセンスアンプを
用いる場合には、基準電圧を形成してその読み出し信号
をセンスするものである。この場合、基準電圧は、定電
圧回路やダミーセルを用いて形成することができるもの
である。このような各種ＲＯＭにおいても、データ線を
電源電圧側にプリチャージし、共通データ線を回路の接
地電位にプリチャージしておき、メモリセルの選択動作
に伴い共通データ線の直流電位をセンスアンプの最も感
度が高い動作点に設定することができるから、読み出し
動作の高速化が可能になる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、プリチャージ期間において、メモリセルが
結合されるデータ線を電源電圧側にプリチャージし、カ
ラムスイッチを介して上記データ線に結合される共通デ
ータ線を回路の接地電位側にプリチャージしておき、メ
モリセルの選択動作に伴いカラムスイッチを介してデー
タ線と共通データ線が結合されることによって１回のプ
リチャージ動作のみによりデータ線及び共通データ線の
電位を中間電位に設定できる。したがって、メモリセル
の選択動作とともに最も高い感度の動作点でセンスアン
プが読み出し信号の増幅を行うこととなり、上記プリチ
ャージに要する時間の短縮と相俟って高速読み出し動作
を実現できる。

【図面の簡単な説明】

第１図は、本発明が適用されたスタティック型ＲＡＭが
形成される半導体基板の一実施例の平面図、 第２図は、第１図のスタティック型ＲＡＭの一実施例の
配置図、 第３図は、本発明が適用されたスタティック型ＲＡＭの
一実施例の回路ブロック図、 第４図は、本実施例のＲＡＭＫおける読み出し動作の一
例を示すタイミング図、 第５図は、読み出しアクセス時間と、データ線と共通デ
ータ線との容量比との相関関係を示す特性図である。 ＢＰ・・・ポンディングパッド、ＬＣ・・・論理回路部
、Ｉｌｏ・・・入出力回路、Ｍ−ＡＲＹｌ、２・・・メ
モリアレイ１，２、ＲＤＣＲ・・・ロウアドレスデコー
ダ、ＷＤＩ、２・・・ワード線駆動回路１，２、ＣＴＬ
・・・制御回路、ＳＡ・・・センスアンプ、ＷＡ・・・
ライトアンプ、ＫＡ・・・リードアンプ、ＭＣ・・・メ
モリセル、ＦＦ・・・ラッチ回路、ＴＧ・・・タイミン
グ発生回路４．′− ＼ ±

Claims (1)

1. 【特許請求の範囲】 １、複数のワード線と第１データ線対と上記第１データ
   線対に対応して設けられた第２データ線対と 各ワード線と上記第１データ線対にそれぞれ結合された
   複数のメモリセルと 上記第１データ線対と上記第２データ線対とを電気的に
   分離又は結合するためのスイッチ手段と 上記第１データ線対の電圧を第１の電圧レベルに設定す
   るための第１のプリチャージ手段と上記第２データ線対
   の電圧を第２の電圧レベルに設定するための第２のプリ
   チャージ手段と選択された１つのメモリセルの情報は上
   記第１データ線対、上記スイッチ手段及び上記第２デー
   タ線対を介して上記センスアンプに伝達される上記第２
   データ線対に結合されるセンスアンプとを有することを
   特徴とする半導体記憶装置。 ２、上記第１の電圧レベルは正の電源電圧レベルであり
   、上記第２の電圧レベルは接地電圧レベルであることを
   特徴とする特許請求の範囲第１項記載の半導体記憶装置
   。 ３、上記スイッチ手段は選択されるべきメモリセルに対
   応するワード線の電圧が選択レベルに変化するタイミン
   グに同期して上記第１データ線対と上記第２データ線対
   とを結合することを特徴とする特許請求の範囲第２項記
   載の半導体記憶装置。 ４、上記スイッチ手段はアドレス信号を解読するデコー
   ダによってその動作が制御されることを特徴とする特許
   請求の範囲第３項記載の半導体記憶装置。 ５、複数のワード線と 第１データ線対と 第２データ線対と 上記第１データ線対と上記第２データ線対に対応して設
   けられた第３データ線対と 各ワード線と上記第１データ線対にそれぞれ結合された
   第１のメモリセル群と 各ワード線と上記第２データ線対にそれぞれ結合された
   第２のメモリセル群と 上記第１データ線対と上記第３データ線対とを電気的に
   分離又は結合するための第１のスイッチ手段と 上記第２データ線対と上記第３データ線対とを電気的に
   分離又は結合するための第２のスイッチ手段と 上記第１データ線対の電圧及び上記第２データ線対の電
   圧を第１の電圧レベルに設定するための第１のプリチャ
   ージ手段 上記第３データ線対の電圧を第２の電圧レベルに設定す
   るための第２のプリチャージ手段と第１のメモリセル群
   から選択された１つのメモリセルの情報は上記第１デー
   タ線対、上記第１スイッチ手段及び上記第３データ線対
   を介して上記センスアンプに伝達され、第２のメモリセ
   ル群から選択された１つのメモリセルの情報は上記第２
   データ線対、上記第２スイッチ手段及び上記第３データ
   線対を介して上記センスアンプに伝達される上記第３デ
   ータ線対に結合されるセンスアンプとを有することを特
   徴とする半導体記憶装置。 ６、上記第１の電圧レベルは正の電源電圧レベルであり
   、上記第２の電圧レベルは接地電圧レべルであることを
   特徴とする特許請求の範囲第５項記載の半導体記憶装置
   。 ７、上記第１のスイッチ手段又は第２のスイッチ手段は
   選択されるべきメモリセルに対応するワード線の電圧が
   選択レベルに変化するタイミングに同期して上記第１デ
   ータ線対と上記第３データ線対又は上記第２データ線対
   と上記第３データ線対とを結合することを特徴とする特
   許請求の範囲第６項記載の半導体記憶装置。 ８、上記第１のスイッチ手段及び第２のスイッチ手段は
   アドレス信号を解読するデコーダによってその動作が制
   御されることを特徴とする特許請求の範囲第７項記載の
   半導体記憶装置。