JPS59185100A - 集積ダイナミツク書込み−読出しメモリ - Google Patents
集積ダイナミツク書込み−読出しメモリInfo
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- JPS59185100A JPS59185100A JP59062064A JP6206484A JPS59185100A JP S59185100 A JPS59185100 A JP S59185100A JP 59062064 A JP59062064 A JP 59062064A JP 6206484 A JP6206484 A JP 6206484A JP S59185100 A JPS59185100 A JP S59185100A
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- memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/835—Masking faults in memories by using spares or by reconfiguring using programmable devices with roll call arrangements for redundant substitutions
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、互いに特しいメモリセルから成るメモリマト
リクスが少なくとも1つの行デコーダおよび1つの列デ
コーダを介して個+’rのメモリセルに関してアドレス
可能であり、7トリクス列によるアドレシングはそ1t
ぞれ1つの列アドレスクロックCASi二より、また−
マトリクス行によるアドレシングはそitぞれ1つの行
アドレスクロックRASにより開始さnlまたメモリマ
トリクスが少なくとも1つの冗長な行および(または)
列′;ぐ有し、この冗長行および(または)列はさし当
りメモリの正規作動から除外さ八ており一1正規f′「
勅に対する特別な措置に基づいて初めて、すなわち代理
として、利用さ八るように構成さねでいる東積ダイナミ
ック書込み一読出しメモリに関す・5゜公知の」二うに
、多くのダイナミック書込み一読出しメモリ、いわゆる
DRAM、において各作動サイクルは、すべての行アド
レスをアドレス線を嘩で読込みかつ中間記憶する行アド
レスクロックRA S (−raw address
−5trobe )により開始する。その際、設けられ
ているメモリセルの少なくとも1つが付属の行線(−ワ
ード線)上の相応のアドレシングにより個々の列線(−
ピット線)に付属の読出し増幅器に接続さ肌る。読出し
増幅器はそれぞれアドレスされたメモリセル内に書込ま
れているディジタル情報を受入れ、中間記憶して、メモ
リのデータ出力端に与える。それぞれの読出しサイクル
が終了すると、中間記憶さオtた情報は当該の読出し増
幅器から再び、アドレスされたメモリセルに戻され、そ
の際、行アドレスクロックRASに基づいて、当該のメ
モリセル内に書込まれた情報の、付属の列アドレスクロ
ックと完全に無関係なリフレッシュが与えられている。 わちビット線アドレス)を7u込みかつ記憶する列アド
レスクロックCA S (−column ad:]r
ess −5trobe ) :二より開始さ7′L’
−1,1h 3Q沢クロツクR、A Sに応じて列アド
レスクロックCASf=よりデコーディングが制閣さ汽
ろ。列アドレスタロツクCASはアドレスされたメモリ
セルど接続さ几ている読出し増幅器の端子を、データを
再び増幅する役割を同時にすう中間レジスタに接ζ売す
る。 さて、メモリの正規イ/「勤のため1−は用いらフt、
ない追加的な行および列をマトリクス内に含んでいる集
積半導体メモリも公知である。正規作動のために用いら
1する1つまたはそれ以1り〕メモリセルに障害が生ず
ると、障害のあるセルを含んでいる行または列を1つの
冗醍行またはノ114により置換し、適当な措置f:よ
り、最初は[目止さ;ltている冗&行または列の作動
を可能にrることができる。冗長行および列を適当な短
絡接続要素(二上り正規作動から阻止しておくのが通常
であろうこの場合、ア、クチイブ化は短絡接続要素の除
去により行なわ几る。このような冗長行および列は、こ
のようなマトリクス2ノモリの製造時の良品率を向上さ
せ得るので、しばしば設けられている( ” FJle
ktronik(19’80 L第22巻、第93頁、
271章参照)。 さ−C1冗長なメモリセルを設けら几てぢり、メモリセ
ルの障害が検出ンされた際に上記のようにパ補修″され
たダイナミックまたは擬スタティック7/ RAMに8いて、このようなメモリのメモリの連続生産
の際に、このような補修を施こされたチップを同一のノ
更続生産中の申し分のないチップと区別し得ることが霊
要である。さらに、個々の冗長メモリセルのアドレシン
グのために必要ノよ信号が本来正規作動用として計画さ
ねたメモリセルのアドレシングのために用いら几る信号
と区別さ、!tていることが望ましい。すなわち、その
場合には、冗員セルの使用により補修されたメモリモジ
ュールをトポロジー的に正しく試験し、またその他の障
害を一層容易かつ良好に分析する・:とができる。 文献” Electronics ” (19’82年
3月:24日)第121〜124頁には、冗員性メモリ
セルを有しかつアクティブ化された冗員列の認識のため
にいわゆるパロールーコール回路(R’ol l Ca
l 1−Circuit )”を用いているスタy−r
ツク類■メモリが記載されている。このロール−コール
回路は、正規作動に用いるべきデータ入力端と比校して
大きい電圧がデータ入力端ビン(1与えられかつ列アド
レスが一丈イクリック(1用いら〕することC二よって
アクティブ化さノする。冗長グ1jにより1旨換された
マトリクス列がアドレスさ、Iするっど、データ出力端
に論理“1′″の信号が現わJする。 さて、本発明の目的は、冒頭に記載した種類のダイナミ
ック書込み一読出しメモリを、冗長メモリセルにより正
規作動用のセル領域内のメモリセルの置換が行なわAt
ていることも障害力あるワード線および障害のあるビッ
ト線のアドレスもロール−コール−モードに相当するイ
′+三動(二よりメモリのデータ出力!’aにおける1
つの論理レベルによって指示さ7を得るように構成する
ことである。 この目的は、本発明によれば、冒頭に記載した種類のダ
イナミック書込み一読出しメモリに8いて、そのつどの
アドレシングに基づいて記憶さ肚−でいるディジタルデ
ータを与えられまた3状、態ドライバとして構成さic
ているメモリのデータ出力端が、デコーダとして構成さ
れている別の回路部分(ロール−コール−デコーダ)に
より影響さ肚、またこの回路部分が、メモリマI・リク
スの本来正規作動のために設けられている領域の行また
は列のうち1つの冗長行または列4二より置換さ2tた
行または列がアドレスされ、かつ同時にデコーダとして
構成されている別の回路部分が外部からアクティブ化さ
れている際にこの回路部分がメモリマトリクスから3状
態出力端への正規データ経路を阻止し、かつアドレスさ
れた前記正規作動用領域のかわりに1つの冗長行または
列の使用を指示する論理値による指示信号をメモリの1
つの信号出力端特(ニデータ出力端C二出現させるよう
(−1構成かつ制御されていることを特1散とする円積
ダ「ナミツク−耳込み一読り己しメモリー二より達(J
kさ、了する。 本発明によれば、そ、It自体は通常の汁カフ″位1戊
されたダイたミックメモリ、二、d)て、適当な仕方で
構成されかつメモリのデータ出力θ111:に接続さ2
t゛Cいる補助デコーダにより、障害のあるフード線の
アドレスも障害のあるビット線のアドレスもメモリのデ
ータ出力端(ニブdける1つの論用ルベルによって認識
し得るようにrることができ・う。 次に図面C1示された本発明の:り施fi′ll 、=
つぃて説明する。 第1図にブコック回路図で示さ几〔いるDRAMメモリ
は冗長行および列を設けらa’cおり、ま)で” 19
81 IEI:EIE; Internationa
l 5olid −3tate C1rcuits C
onference ” 、第84姶よび85頁、第3
図ζ二示され−Cいるような割駒回路を用いている。し
かし、この回路はf!iJ f;’詭41d示と比較し
て第1図にさらC−祥細に示さノtている。メモリマト
リクスSPの正規作動用の部分はNで、冗長行の範囲は
RZで、また冗長列の範囲はR8で示されている。アド
レス入力端Aの、A+ 、 ・・・Anから、列アド
レスクロックCASによっても行アドレスクロックRA
Sによっても制御さ、ltまたデマルチプンクサとして
構成されているアドレスバッファABがアドレス入力を
与えら夙、そのン(・ または−x−(i−0,1,2
,・・・ )をイ寸さ、lt″Cいる出力端はマトリク
ス行によるアドレシングに、またそのyj または乙(
)=0,1,2や ・・・)を付されている出力端はマ
トリクス列によるアドレシングに、すなわち最初はlE
硯佳作動用セル領域N(二対してのみ用いられている。 行制御用のそ几ぞ几2つのアドレシング出力端(すなわ
ち各2つの出力端X s + X t )も列制御
用のそれぞれ2つのアドレシング出力端(すなわち各2
っの出力端y3 + Mj )も互いに反転さオt
たアドレス信号を導くものとして一対(二まとめられて
いる。 メモリマトリクスSPの正規作動用のたとえは方形の領
域Nの行によるアドレシングのための出力端対xo 、
xo −・・ Xn、X、は1硼)r o)−v )リ
クス行に対応づけられている71アデートGZのそれぞ
れ】1f固の入力端と、アドレスバッファABのアドレ
ス入力端A。、・・・An i二おける信融−の各可能
な組合わせに対してメモリマトリクスS 、Pの領域N
内の711クス行のそ几ぞfLlつが付属のノアゲー)
GZの出力により増1唱νgvZの使用下にアクティブ
化されるように接続さnている。 メモリマトリクスSPの正規作動[1]の領域Nの列に
よるアドレシングのためのアドレスバラノアABの七力
侶は全体として同様に、律照′伯号G Sを付されてい
る2/アゲートを制御するべく接続されており、その際
にメモリマトリクスSPの正規作動用の七ノア領域Nの
なかの個′−の一7i−!Jクス列、従ってまたビット
線にそ、11−ぞれ1つのノアゲー)GSが対応づけら
れている。この1ル)台にも行制御と同様に各出力端対
、Yj + Mj ’−こ2tらの・′アゲー)GS
の各々の各1つの入力端が割当てられている。しかし、
ノアゲートGSによるセル領域Nの列の制御はノアゲー
)GZによるマトリクス行の制ωDと若干異なっている
。 メモリマトリクスSPのメモリセルおよび比較セルは互
い(二等しい1トランジスタメモリセルど□ して構
成されており、その際にそオtぞオt1つのマトリクス
行に属するセルはそのトランジスタのゲートにより、当
該のマトリクス行に対応づけらJ%ているワード線に接
続されている。列線すなわちビット線に関しては状況が
異なっている。ビット線の各々は(たとえば’ 197
6 IEEFJInt−ernational 5o
lid −5tate −C1rcuits (:’o
−nference ” 、第128Mよび129頁参
照)2つの半部にわけられており、これらはそれぞれマ
トリクス列あたり設けられているメモリセルの半部と各
1つの比較セル(ダミーセル)とを有し、かつ当該セル
のスイッチングトランジスタの、当該セルのメモリキャ
パシタンスと反対側の通流端ジスタの他方の通流端子は
基準1茗位に接続さ:Itているメモリキャパシタンス
と接続さ、Itている。両ピット線半部の各々はその一
端で当該マトリクス列のノリツブフロップとして4成さ
れた書込み一読出し増幅器の両信号端子の各1つに接続
されており、他方、両ビット線半部の各々の他端でアド
レシングが行なわノする。 この理由から、マトリクス列C二よるアドレシングのた
めの71アゲ−)GSはマトリクス行によるアドレシン
グのためのノアゲー)GZと比較して接続に関して第1
図(1示されているような1目違がある。これらのノア
ゲートの各々の出力はそオtぞれ2つのMO8電界効果
トランジスタ1. 1のゲートを制を仰し、その−万の
通電端子(ソース局ぬ情報を導きかつ付属の一7トリク
スタリの各1つのビット線半部と接続さJtている書込
み一読出し増幅器の両端子の各1つに接続されて8す、
この増幅器は当該のノアゲートによりそ几ぞJtアドレ
スすべきマトリクス列に対応づけられている。こ2tら
の両MO8−FETの一方、すなわちトランジスタt、
の他方の通流端子はメモリマトリクスの非反転出力信号
を導くデータ出力端D(二、また他方のMOS−F’E
T、すなわちτ、の他方の通流端子はメモリマトリクス
の反転出力信号を導くデータ出力端すに接続されている
。 メモリマトリクスSPは、その領域N内の列および行と
等しく構成されており必要に応じて領域N内の障害を生
じた各1つの行または列を置換すべき冗長行および列を
含んでいるので、この目的で少なくとも1つの行冗長デ
コーダZRDまたは1つの列冗長デコーダSRDを形成
する別の回路 、部分が設けられている。 行冗長デコーダZRDの各々において、マトリクス行に
よるアドレシングζ二対応づけられているア) L/
スハッファABのアドレス出カ端Xi、−又ia)各々
に、各1っ0:) M OS電界効果トランジスタTが
、そのゲートによってアドレスバッファABの当該のア
ドレス出力端と接続されていることによ゛つて、対応づ
けられている。これらのトランジスタTのソース端子の
すべては基準iK 吐’iJ、8に接続されており、ま
たそれらのドレ・rンは各1っθ)除去可能な接続要g
Fを介して、クロックφ (二1’lR より制御される別の1つの八10 S 上M’効果トラ
ンジスタTSのソース(:共心に接続されている。この
トランジスタTSはそのドレインで第1の供給電位■。 0に、またそのソース端子で除去可能な接続要素Fだけ
でなく別の1つのMO8電界効果トランジスタTWのデ
ート(二も接に売さAtている。このトランジスタTW
のソースは行選択用のノアゲ−)GZの各々の各1つの
別の入力端の制御和に用いられている。 加えて、このトランジスタTWのドレイン端子は、クロ
ック制御さ2するドレイン電位φBRを与えられる。こ
のトランジスタTWのソース端子は一方では個々のワー
ド線の制御、従ってまた領域N内の行C二よるアドレシ
ング、に用いられるノアゲー)GZの各1つの入力端に
、また他方では1つの増幅器Vを介してメモリセルマト
リクスSPの補足部分RZ内の各1つの冗長ワード線に
接続されている。冗長行、従ってまた冗長ワード線、の
各々は、第1図から明らかな仕方で、各1つの行冗長デ
コーダZ ’RDと接続さ几ており、その際に各行冗長
デコーダZRDはその接続に関して互いに同一である。 トランジスタTWのドレイン端子の制御のためのクロッ
ク信号φERとトランジスタTSのゲートの制御のため
のクロック信号φPRとはメモリのすべての行冗長デコ
ーダZRDに対して共通である。 容易にわかるように、正規作動用のワード線の各々すな
わち領域N内の各ワード線は、付属のノアゲー)GZの
すべての入力が0″である時に限ってレベル″1′′を
与えられる。これは可能なアドレシングに基づくアドレ
スバッファABの出力端X 1+ X iの1つの特
定の組合わせに対応している。さらに、セル領域RZ内
のそオtぞれ1っの冗長行にそれぞ21対応づけら1t
−Cいる冗長デコーダZRD内のすべての除去可能な接
続要素Fが接続状態になければならない。 いまセル領域N内の1つのマトリクス行が1つの冗長行
により置換さ几るべきであ2tば、当該の冗長行(二そ
7tぞれ対応づけられている行冗得デコーダZRDが、
セル領域N内の当該の行(二対応づけられている(アド
レスバッファABの出力911j:Xi、X□における
)行アドレス組合1っせの生起の際にはセル領域N内の
こ20行に七1tぞ几対応づけられているノアゲー)
G Zが阻止され、そのかわりC二、冗長行に対応づけ
らオtている行冗長デコーダ内のトランジスタTWがク
ロックφ1□ を冗長行に対応づけら3tているセル領
VIRZ内のフード線に通すよう(=、接続要素Fの除
去により固定的にプログラムされなければンテらない。 こオtにより冗長マトリクス列のアドレシングとの合致
が与えられているので、これζ1関する詳細を説明する
必要があるが、その前ζ二列アドレンングの接続Cニツ
イて簡単(二説明する。 正規作動用のセル領域N内の各マトリクス列
リクスが少なくとも1つの行デコーダおよび1つの列デ
コーダを介して個+’rのメモリセルに関してアドレス
可能であり、7トリクス列によるアドレシングはそ1t
ぞれ1つの列アドレスクロックCASi二より、また−
マトリクス行によるアドレシングはそitぞれ1つの行
アドレスクロックRASにより開始さnlまたメモリマ
トリクスが少なくとも1つの冗長な行および(または)
列′;ぐ有し、この冗長行および(または)列はさし当
りメモリの正規作動から除外さ八ており一1正規f′「
勅に対する特別な措置に基づいて初めて、すなわち代理
として、利用さ八るように構成さねでいる東積ダイナミ
ック書込み一読出しメモリに関す・5゜公知の」二うに
、多くのダイナミック書込み一読出しメモリ、いわゆる
DRAM、において各作動サイクルは、すべての行アド
レスをアドレス線を嘩で読込みかつ中間記憶する行アド
レスクロックRA S (−raw address
−5trobe )により開始する。その際、設けられ
ているメモリセルの少なくとも1つが付属の行線(−ワ
ード線)上の相応のアドレシングにより個々の列線(−
ピット線)に付属の読出し増幅器に接続さ肌る。読出し
増幅器はそれぞれアドレスされたメモリセル内に書込ま
れているディジタル情報を受入れ、中間記憶して、メモ
リのデータ出力端に与える。それぞれの読出しサイクル
が終了すると、中間記憶さオtた情報は当該の読出し増
幅器から再び、アドレスされたメモリセルに戻され、そ
の際、行アドレスクロックRASに基づいて、当該のメ
モリセル内に書込まれた情報の、付属の列アドレスクロ
ックと完全に無関係なリフレッシュが与えられている。 わちビット線アドレス)を7u込みかつ記憶する列アド
レスクロックCA S (−column ad:]r
ess −5trobe ) :二より開始さ7′L’
−1,1h 3Q沢クロツクR、A Sに応じて列アド
レスクロックCASf=よりデコーディングが制閣さ汽
ろ。列アドレスタロツクCASはアドレスされたメモリ
セルど接続さ几ている読出し増幅器の端子を、データを
再び増幅する役割を同時にすう中間レジスタに接ζ売す
る。 さて、メモリの正規イ/「勤のため1−は用いらフt、
ない追加的な行および列をマトリクス内に含んでいる集
積半導体メモリも公知である。正規作動のために用いら
1する1つまたはそれ以1り〕メモリセルに障害が生ず
ると、障害のあるセルを含んでいる行または列を1つの
冗醍行またはノ114により置換し、適当な措置f:よ
り、最初は[目止さ;ltている冗&行または列の作動
を可能にrることができる。冗長行および列を適当な短
絡接続要素(二上り正規作動から阻止しておくのが通常
であろうこの場合、ア、クチイブ化は短絡接続要素の除
去により行なわ几る。このような冗長行および列は、こ
のようなマトリクス2ノモリの製造時の良品率を向上さ
せ得るので、しばしば設けられている( ” FJle
ktronik(19’80 L第22巻、第93頁、
271章参照)。 さ−C1冗長なメモリセルを設けら几てぢり、メモリセ
ルの障害が検出ンされた際に上記のようにパ補修″され
たダイナミックまたは擬スタティック7/ RAMに8いて、このようなメモリのメモリの連続生産
の際に、このような補修を施こされたチップを同一のノ
更続生産中の申し分のないチップと区別し得ることが霊
要である。さらに、個々の冗長メモリセルのアドレシン
グのために必要ノよ信号が本来正規作動用として計画さ
ねたメモリセルのアドレシングのために用いら几る信号
と区別さ、!tていることが望ましい。すなわち、その
場合には、冗員セルの使用により補修されたメモリモジ
ュールをトポロジー的に正しく試験し、またその他の障
害を一層容易かつ良好に分析する・:とができる。 文献” Electronics ” (19’82年
3月:24日)第121〜124頁には、冗員性メモリ
セルを有しかつアクティブ化された冗員列の認識のため
にいわゆるパロールーコール回路(R’ol l Ca
l 1−Circuit )”を用いているスタy−r
ツク類■メモリが記載されている。このロール−コール
回路は、正規作動に用いるべきデータ入力端と比校して
大きい電圧がデータ入力端ビン(1与えられかつ列アド
レスが一丈イクリック(1用いら〕することC二よって
アクティブ化さノする。冗長グ1jにより1旨換された
マトリクス列がアドレスさ、Iするっど、データ出力端
に論理“1′″の信号が現わJする。 さて、本発明の目的は、冒頭に記載した種類のダイナミ
ック書込み一読出しメモリを、冗長メモリセルにより正
規作動用のセル領域内のメモリセルの置換が行なわAt
ていることも障害力あるワード線および障害のあるビッ
ト線のアドレスもロール−コール−モードに相当するイ
′+三動(二よりメモリのデータ出力!’aにおける1
つの論理レベルによって指示さ7を得るように構成する
ことである。 この目的は、本発明によれば、冒頭に記載した種類のダ
イナミック書込み一読出しメモリに8いて、そのつどの
アドレシングに基づいて記憶さ肚−でいるディジタルデ
ータを与えられまた3状、態ドライバとして構成さic
ているメモリのデータ出力端が、デコーダとして構成さ
れている別の回路部分(ロール−コール−デコーダ)に
より影響さ肚、またこの回路部分が、メモリマI・リク
スの本来正規作動のために設けられている領域の行また
は列のうち1つの冗長行または列4二より置換さ2tた
行または列がアドレスされ、かつ同時にデコーダとして
構成されている別の回路部分が外部からアクティブ化さ
れている際にこの回路部分がメモリマトリクスから3状
態出力端への正規データ経路を阻止し、かつアドレスさ
れた前記正規作動用領域のかわりに1つの冗長行または
列の使用を指示する論理値による指示信号をメモリの1
つの信号出力端特(ニデータ出力端C二出現させるよう
(−1構成かつ制御されていることを特1散とする円積
ダ「ナミツク−耳込み一読り己しメモリー二より達(J
kさ、了する。 本発明によれば、そ、It自体は通常の汁カフ″位1戊
されたダイたミックメモリ、二、d)て、適当な仕方で
構成されかつメモリのデータ出力θ111:に接続さ2
t゛Cいる補助デコーダにより、障害のあるフード線の
アドレスも障害のあるビット線のアドレスもメモリのデ
ータ出力端(ニブdける1つの論用ルベルによって認識
し得るようにrることができ・う。 次に図面C1示された本発明の:り施fi′ll 、=
つぃて説明する。 第1図にブコック回路図で示さ几〔いるDRAMメモリ
は冗長行および列を設けらa’cおり、ま)で” 19
81 IEI:EIE; Internationa
l 5olid −3tate C1rcuits C
onference ” 、第84姶よび85頁、第3
図ζ二示され−Cいるような割駒回路を用いている。し
かし、この回路はf!iJ f;’詭41d示と比較し
て第1図にさらC−祥細に示さノtている。メモリマト
リクスSPの正規作動用の部分はNで、冗長行の範囲は
RZで、また冗長列の範囲はR8で示されている。アド
レス入力端Aの、A+ 、 ・・・Anから、列アド
レスクロックCASによっても行アドレスクロックRA
Sによっても制御さ、ltまたデマルチプンクサとして
構成されているアドレスバッファABがアドレス入力を
与えら夙、そのン(・ または−x−(i−0,1,2
,・・・ )をイ寸さ、lt″Cいる出力端はマトリク
ス行によるアドレシングに、またそのyj または乙(
)=0,1,2や ・・・)を付されている出力端はマ
トリクス列によるアドレシングに、すなわち最初はlE
硯佳作動用セル領域N(二対してのみ用いられている。 行制御用のそ几ぞ几2つのアドレシング出力端(すなわ
ち各2つの出力端X s + X t )も列制御
用のそれぞれ2つのアドレシング出力端(すなわち各2
っの出力端y3 + Mj )も互いに反転さオt
たアドレス信号を導くものとして一対(二まとめられて
いる。 メモリマトリクスSPの正規作動用のたとえは方形の領
域Nの行によるアドレシングのための出力端対xo 、
xo −・・ Xn、X、は1硼)r o)−v )リ
クス行に対応づけられている71アデートGZのそれぞ
れ】1f固の入力端と、アドレスバッファABのアドレ
ス入力端A。、・・・An i二おける信融−の各可能
な組合わせに対してメモリマトリクスS 、Pの領域N
内の711クス行のそ几ぞfLlつが付属のノアゲー)
GZの出力により増1唱νgvZの使用下にアクティブ
化されるように接続さnている。 メモリマトリクスSPの正規作動[1]の領域Nの列に
よるアドレシングのためのアドレスバラノアABの七力
侶は全体として同様に、律照′伯号G Sを付されてい
る2/アゲートを制御するべく接続されており、その際
にメモリマトリクスSPの正規作動用の七ノア領域Nの
なかの個′−の一7i−!Jクス列、従ってまたビット
線にそ、11−ぞれ1つのノアゲー)GSが対応づけら
れている。この1ル)台にも行制御と同様に各出力端対
、Yj + Mj ’−こ2tらの・′アゲー)GS
の各々の各1つの入力端が割当てられている。しかし、
ノアゲートGSによるセル領域Nの列の制御はノアゲー
)GZによるマトリクス行の制ωDと若干異なっている
。 メモリマトリクスSPのメモリセルおよび比較セルは互
い(二等しい1トランジスタメモリセルど□ して構
成されており、その際にそオtぞオt1つのマトリクス
行に属するセルはそのトランジスタのゲートにより、当
該のマトリクス行に対応づけらJ%ているワード線に接
続されている。列線すなわちビット線に関しては状況が
異なっている。ビット線の各々は(たとえば’ 197
6 IEEFJInt−ernational 5o
lid −5tate −C1rcuits (:’o
−nference ” 、第128Mよび129頁参
照)2つの半部にわけられており、これらはそれぞれマ
トリクス列あたり設けられているメモリセルの半部と各
1つの比較セル(ダミーセル)とを有し、かつ当該セル
のスイッチングトランジスタの、当該セルのメモリキャ
パシタンスと反対側の通流端ジスタの他方の通流端子は
基準1茗位に接続さ:Itているメモリキャパシタンス
と接続さ、Itている。両ピット線半部の各々はその一
端で当該マトリクス列のノリツブフロップとして4成さ
れた書込み一読出し増幅器の両信号端子の各1つに接続
されており、他方、両ビット線半部の各々の他端でアド
レシングが行なわノする。 この理由から、マトリクス列C二よるアドレシングのた
めの71アゲ−)GSはマトリクス行によるアドレシン
グのためのノアゲー)GZと比較して接続に関して第1
図(1示されているような1目違がある。これらのノア
ゲートの各々の出力はそオtぞれ2つのMO8電界効果
トランジスタ1. 1のゲートを制を仰し、その−万の
通電端子(ソース局ぬ情報を導きかつ付属の一7トリク
スタリの各1つのビット線半部と接続さJtている書込
み一読出し増幅器の両端子の各1つに接続されて8す、
この増幅器は当該のノアゲートによりそ几ぞJtアドレ
スすべきマトリクス列に対応づけられている。こ2tら
の両MO8−FETの一方、すなわちトランジスタt、
の他方の通流端子はメモリマトリクスの非反転出力信号
を導くデータ出力端D(二、また他方のMOS−F’E
T、すなわちτ、の他方の通流端子はメモリマトリクス
の反転出力信号を導くデータ出力端すに接続されている
。 メモリマトリクスSPは、その領域N内の列および行と
等しく構成されており必要に応じて領域N内の障害を生
じた各1つの行または列を置換すべき冗長行および列を
含んでいるので、この目的で少なくとも1つの行冗長デ
コーダZRDまたは1つの列冗長デコーダSRDを形成
する別の回路 、部分が設けられている。 行冗長デコーダZRDの各々において、マトリクス行に
よるアドレシングζ二対応づけられているア) L/
スハッファABのアドレス出カ端Xi、−又ia)各々
に、各1っ0:) M OS電界効果トランジスタTが
、そのゲートによってアドレスバッファABの当該のア
ドレス出力端と接続されていることによ゛つて、対応づ
けられている。これらのトランジスタTのソース端子の
すべては基準iK 吐’iJ、8に接続されており、ま
たそれらのドレ・rンは各1っθ)除去可能な接続要g
Fを介して、クロックφ (二1’lR より制御される別の1つの八10 S 上M’効果トラ
ンジスタTSのソース(:共心に接続されている。この
トランジスタTSはそのドレインで第1の供給電位■。 0に、またそのソース端子で除去可能な接続要素Fだけ
でなく別の1つのMO8電界効果トランジスタTWのデ
ート(二も接に売さAtている。このトランジスタTW
のソースは行選択用のノアゲ−)GZの各々の各1つの
別の入力端の制御和に用いられている。 加えて、このトランジスタTWのドレイン端子は、クロ
ック制御さ2するドレイン電位φBRを与えられる。こ
のトランジスタTWのソース端子は一方では個々のワー
ド線の制御、従ってまた領域N内の行C二よるアドレシ
ング、に用いられるノアゲー)GZの各1つの入力端に
、また他方では1つの増幅器Vを介してメモリセルマト
リクスSPの補足部分RZ内の各1つの冗長ワード線に
接続されている。冗長行、従ってまた冗長ワード線、の
各々は、第1図から明らかな仕方で、各1つの行冗長デ
コーダZ ’RDと接続さ几ており、その際に各行冗長
デコーダZRDはその接続に関して互いに同一である。 トランジスタTWのドレイン端子の制御のためのクロッ
ク信号φERとトランジスタTSのゲートの制御のため
のクロック信号φPRとはメモリのすべての行冗長デコ
ーダZRDに対して共通である。 容易にわかるように、正規作動用のワード線の各々すな
わち領域N内の各ワード線は、付属のノアゲー)GZの
すべての入力が0″である時に限ってレベル″1′′を
与えられる。これは可能なアドレシングに基づくアドレ
スバッファABの出力端X 1+ X iの1つの特
定の組合わせに対応している。さらに、セル領域RZ内
のそオtぞれ1っの冗長行にそれぞ21対応づけら1t
−Cいる冗長デコーダZRD内のすべての除去可能な接
続要素Fが接続状態になければならない。 いまセル領域N内の1つのマトリクス行が1つの冗長行
により置換さ几るべきであ2tば、当該の冗長行(二そ
7tぞれ対応づけられている行冗得デコーダZRDが、
セル領域N内の当該の行(二対応づけられている(アド
レスバッファABの出力911j:Xi、X□における
)行アドレス組合1っせの生起の際にはセル領域N内の
こ20行に七1tぞ几対応づけられているノアゲー)
G Zが阻止され、そのかわりC二、冗長行に対応づけ
らオtている行冗長デコーダ内のトランジスタTWがク
ロックφ1□ を冗長行に対応づけら3tているセル領
VIRZ内のフード線に通すよう(=、接続要素Fの除
去により固定的にプログラムされなければンテらない。 こオtにより冗長マトリクス列のアドレシングとの合致
が与えられているので、これζ1関する詳細を説明する
必要があるが、その前ζ二列アドレンングの接続Cニツ
イて簡単(二説明する。 正規作動用のセル領域N内の各マトリクス列
【二は同様
に、前記のように、列アドレスデコーダとして作用する
各1つのノアゲー)GSが対応づけられており、その入
力端は列アドレシングの役割をするアドレス出力端yJ
、7コによりそれぞれ、当該の−7トリクス列に専ら対
応づけらnているアドレス組合わせの際のみ当該の71
1クス列に対応づけられているノアゲー)GSの出力端
に“1″′が現わJするように、アドレスを与えられて
いる。 この“1′”はセル領域N内の当該のマトリクス列ノア
トレシングの役割をする。いま1トランジスタ・メモリ
セルを有するダイナミックメモリにおいてビット線は、
前記書込み一読出し増幅器の両信号端子の各1つに接続
さオtている2つの半部から成っているので、画部分が
それぞれアドレスされなければならない。この理由から
、イ固々の°7トリクス列にそれぞit対応づけられて
いる書込み一読出し増幅器の両信号端子は各1つのトラ
ンジスタtまたはtのソース−ドレイン間を介して両デ
ータ出力端りまたはbの各1つに接続さノ1ている。 当該のマトリクス列にそi%ぞλを対応づけら11.て
いるこれらの両トランジスタt、τのゲートは、当該の
マトリクス列に対応づけらit“Cいる。ノアゲートG
Sの出力を与えられ、そA:二よりif;’I alI
Iされる。 この事情は既に述べたとおりである。 さて、範囲RS内の各冗N −7) リクスンリにも各
1つの同様なft/l08)ランジスタ対し”、τ“が
対応づけられており、この対はトランジスタtまたはt
と同一の仕方で付属のマトリクス列に接続されている。 しかし、当該のMOSトランジスタ対1.1 を制a
する信号はノアゲートGSからではなく、当該の冗長7
11クス列のみC二/Cれぞれ対応づけられている列冗
長デコーダS RD O)出力端から供給される。この
ことは、瓦間マトリクス列の各々がそオtに対応づけら
J”している1つの列冗長デコーダSRDとそれぞA組
合わさ、Itでいることを意味する。 構成ヒ、第1図で列瓦間デコーダSRDは行冗長デコー
ダZRDと一致しているので、両者に対して同一の参照
符号が用いられている。出力トランジスタTWのゲート
と供給電位V。0との接続を形成するトランジスタTS
はすべての列冗長デコーダSRDにおいて共通に1つの
クロック信号φ、。により制御される。このクロック信
号φ、。 は行冗長デコーダZRDにおける相応のクロック信号φ
PRから、第2図に示されているように、時間的に偏差
している。同じことが、列冗長デコーダSRD内の出力
トランジスタTWのドレイン端子をこれらのすべてのデ
コーダにおいて共通l二制御するクロックパルスφゎ。 と行冗長デコーダZRDにおける相応のクロック信号φ
8Rとの関係についてもあてはまる。なお言及すべきこ
ととして、個々の列冗長デコーダSRDの出力トランジ
スタTWのソースにより与えられている出力端は列アド
レシング用のノアゲー)GSのすべての各1つの入力端
に接続されている。 なりロックは号のタイムダイアグラムが・π2図に示さ
れている。 セル領域N内の正規作動用のマトリクス列イど冗長列に
より置換するためには、各1つの冗長?1によるマトリ
クス行の置換の揚台と同様f二、当該のマトリクス列に
相応づけら2tている冗長デコーダが接続要素Fの除去
によりそれぞれ、正規作動用のセル領域内の置換すべき
列のアドレンノグJ〕際に列冗長デコーダ5RDcl)
1つが応動し、1つの冗長列をアクティブ化しかつ同時
に正規メモリマトリクスNのすべての他の列、従ってま
た障害のある列、をデアクチイブ化する信号l・つcJ
を供ヒタするよう(二、設定されなければン;「ら
ない。 なお言及すべきこととして、ドイツ連邦共和国特許出願
駕3243496号明細宙に一層詳那に記載されている
よう(二、メモリの両データ出力3℃1dDおよびbは
好ましくは1つの出力ドライバOLを介して1つの3状
態出力端に接続さ第1ている。 第1図および他の図面中に出力ドライバOLのデータ出
力端り。またはり。で示されている。 さて、[1図による公知のDRAMメモリを本発明に従
って拡張するためには、本発明の定義により3値出力端
として構成さ几たデータ出力端がデコーダとして構成さ
れたもう1つの回路部分の出力端により影替さ九、また
この回路部分はロール−コール(Roll −Call
) −デコーダトシテ作用するように構成されてい
る。この構成は第3図に示されている仕方で有利に行な
われろ。制御すべき3状態出力端はメモリから取出され
るデータによっても通過さ几るので、3状態出力端を第
3a図に毛さ几ている仕方でメモリのデータ出力バッフ
ァOLに接続するのが目的にかなっている。 第4図および第5図は第3図に示されているロール−コ
ール−デコーダの2つの乍動形式のために必要なりロッ
クパルスをタイムダイアグラムで示し、また@6図には
、第3図(−よるロール−コール−デコーダの作動のた
め?−必要なパルスな発生するの(=適した装置の回路
・図が示さJt’Cいる。 第3図による実施例と若干異な:jかつ同様(=1Mi
)S技術で構成された本発明イニよるロール−コール・
−デコーダの実施例が第7図に承さ、+Z −C*す、
またそのために第6図によるパルス形成回9f/、 (
−必要な追加回路が第7a図に示さ1tでいる。パルス
RAS、CAS:tgよびWEの発生のみC二層いら7
’Lる回路は、公知であるので、図面中に示さ9tCい
ない。 第3図に示さ几ている回路図はいわゆるロール−コール
−デコーダを表わしている。なせンχらば、これにより
可能な箒1図(二よるD Rl+VJ〕゛eすの作動形
式はそれ自B ::11.公知の(Electroni
cs 。 1982年3月24日、第121〜124頁参照)ロー
ル−コール−モードに相当す5からである。 しかし、公知のものではスタティツクRA Mにこのモ
ードを用いてお瞥]、また作動が専ら、冗員ビット線の
みを有しており冗長ワード腺は何していないメモリに合
わされており、さ1ら(二、Fドしノスが多重化さルて
いないの!二対して、木覚明ではr−nらの制約をなく
す必要がある。 第3図に示されているロール−コール−デコーダは(池
のメモリ回路と同様に)同一チャネル形式の自己阻止性
MO8電界効果トランジスタ(二より構成されているの
で、メモリの他の部分、特に第6図による必要なパルス
形成回路と一緒に集積することi二特別な技術的困難は
ない。一層高い回路動作速度を必要とする場合には、p
’y−”’イ・ルMO8−FETを使用するよりもnヂ
ャ:4− )I/ MOS−FETを使用するほうが有
利である。従って、回路図および記入されている電圧は
nチャネルMO8−FETを使用した回路(1関するも
のである。 第3図に示されている本発明によるデコーダの制御の目
的で、先ず、評価すべきデータ信号を供給する信号出力
端り。が第1の出力トランジスタT7の制御のため(=
、またそれに対して反転された出力信号を供給するデー
タ出力鼓、¥T5oが第2の出力トランジスタT8の制
御のために設けら才tてこより制御さ几るトランジスタ
T7はそのトン・トンで第1の供給電位v cc +六
またそのソース41T子でDRAMメモリの信号出力端
子1)A、1援(抗されて1戸る。叉1云さ肌た出力デ
ータ信号により、従一つでまたメモリの出力端す。;二
上り制御!l]]されるトランジスタT8はそのソース
端子で承屹這・λ′乙として用いられる駕2の供給電位
’ssに、またそのドレインで同じく信号出力端子DA
に接続されているので、両出力トランジスタT7および
T8はそれらのソース−ドレイン間を直9りに接続され
ている。 両出力トランジスタは同一チャネル形式であるから、こ
ttらは1つのいわゆる3伏態出力端を形成しておl】
、この3仄態出力端は通盾の仕方でダイナミック集積中
心体メモリ用の第1図C二示さルているメモリ回路の出
力ドラ・fバOL +”より制飢されており、その際第
3図(二示さ2tている制御の仕方が特に有利である。 さて、本宅用(二とって重り2なのは、冗長行または列
の作動吠態r二祖係して3状態出力端T7.T8を追加
的に制御することである。 前記のように、メモリマトリクスSP内の冗長行の各々
に各1つの行冗長デコーダZIIDが対応づけられてい
る。それぞれの行冗長デコーダZRI)の出力端は、回
路のすべての行冗長デコーダに対して共通のクロックφ
8Rをドレインに与えられるトランジスタTWのソース
端子により与えられている。この出力端は当該のデコー
ダ内の接続要素Fの状態によりプログラムされた信号φ
R1を導く。この信−号φRi ’よ、第1図から明
らかなように、@i行行冗デコーダZRD1に付属の(
メモリマトリクスSPの部分RZ内の)第i冗長ワード
線のアドレシングのために弔いら几る。さらに、この信
号φRi は第3図によるロール−コール−デコーダ
内の各1つのトランジスタTR□ を制御する役割もす
る。 行冗長デコーダZRD□の各1つにより制御されるこれ
らのトランジスタ’rR1(i−1,2,・・・)のす
べてはドレイン端子で第1の供給電位■ccに、またソ
ース端子で共通に別り)1つの[1/I O3電界効果
トランジスタT5のドレイン端子に接続さ乙ており、こ
のトランジスタT5は基準電位VS8への接続を形成し
、また個々の行冗喪デコーダZRD内の供給電位V。0
への接続を形成す’s Mis電界効果トランジスタT
Sのゲート(二与えられるり凸ツク信号と同一のクロッ
ク信号φP Hにより制御さ几得る。トランジスタT1
.1 とトランジスタT5との間;二位置する共通のノ
ードは別の1つのMO8電界効果トランジスタT1のソ
ース−ドレイン間を介して3状態出力輻HT7 + T
80) 1liU i’ll]のために用いら几る。 その際に先ず確沼すべきことは、この別のトランジスタ
Tiフ〕ゲートは7ンド2−)Uの出力端によりfli
ll 1lilさ几、アンドゲートUは2つのクロック
ター、。およびφ、。(二より制御されていることであ
る。七〇)際(ニクロツク列φ1.。は、共通C1列冗
長デコーダ5RDJ(〕・−1,2,・・・)において
当該の列大長デコーダ内でそ几ぞれ接続要素Fと第1の
供給電位V。0との間の接1続を形成する共通のMO8
電界効果トラジスタTSのゲートを制御するクロック列
と同一のクロック列である。 それに対して、アンドグー)Uの制御のための他方のパ
ルス列φRCは第1図に示さねている回路に設けられて
いる回路部分では用いられていない。パルス列φ、。は
第3図によるロール−コール−デコーダの作動のために
必要であり、第4図または第5図に示さ几ている時間的
経過を示す。 アンドゲートUζ二より制御されるトランジスタT1の
ドレインは、後で説明する回路部分を介して3状態出力
端を制御するための第2 +7) M OS電界効果ト
ランジスタT2のドレインと共通(二接続されている。 個々の行冗長デコーダと同様に、列冗長デコーダ5RD
jの各々にも各1つのMO8電界効果トランジスタTc
J(コー1,2.・・・ )が対応づけられており、こ
のトランジスタT。3 はそのドンイこのトランジスタ
Tc、:J のソース端子は同じく1つの共通ノードを
形成して粘り、この7− % 1ま一方では前記トラン
ジスタT2のノース−ドレイン間を介して、アンドゲー
トU(二より’hlJ御′:!九るトランジスタT1の
1゛し・アンとγ続、さnており、また他方では別の1
つの?% OS N界勺果l・ランジスタT6のソース
ードレ・17間を介して基準電位Vssに接続可能であ
る。そのlこめに二の接続トランジスタT6のゲートは
、当該の冗長デコーダ5RDJのプコグラミングのため
の接続要素Fと第1の供給′改1i V。0との間の接
、)dを形成するMOSトランジスタTSの制Jlll
l二用いらオするクロック列と同一のクロック列φ、。 により制御;5 ;itろ。それに対してトランジスタ
T2の制御の1こめf二は、そのゲートC二、個々の列
冗員デコーダSR’Dj内でトランジスタTWのドレ・
fンl二も与えらr、ろクロック列φ3o が与えら
れる。 第3図によるロール−コール−デコーダの3状態出力端
T7.T8を制御するため、両トランジズータT1およ
びT2のドレイン端子は共通C1つの転送トランジスタ
T3のソース・ドレイン間を介して、第1の供給電位v
ccに接続さ几ているトランジスタT7のゲートに接続
されている。さら(二、基準電位V88に接続されてい
るトランジスタT8を制御するため、もう1つの転送ト
ランジスタT4が設けられており、このトランジスタT
4が両トランジスタT1およびT2のドレイン端子をト
ランジスタT8のゲートに接続する。その際、図示され
ている例では、両トランジスタTI、 T2のドレイン
と転送トランジスタT4との間の接続は1つのインバー
タ■により与えられている。しかし、このインバータは
、第3図に示されている例とは異なり、トランジスタT
IおよびT2と3状態出力端’l’7.’i’8のトラ
ンジスタT7との間に設けられていてもよい。両転送ト
ランジスタT3およびT4は共通にアントゲ−)Uの制
御のためトはたとえば1つの自己i5d+h性MO3−
FETにより構成され、そのソースおよびそのゲートが
各1つの信号入力端として、またそのドレ・インが信号
出力端として弔いら2t−(もよい。 第3図による本発明のデコーダ回路とそ1%にイ」興の
第4図または第5図の制御ペルスとにより、アドレスを
ダイナミック周辺装置およびアドレス多重化装置を有す
る1つのR,AMメモリの障害のあるワード線からも障
害のあるビット線からも3状態トランジスタ組合イフせ
T7.T8の出力端DAにおける論理レベルにより認識
゛rることか可能である。 第4図には、専らワード線f二よるアドレシングのため
の作動、いわゆるオン9(Only)−RAS−作動の
際に第:う図Q〕デコーダC二与える必要のあるパルス
R,AS、 φPRI φR1およびφRCの時間
的経過が示されており、万5図(二は、ビット線による
アドレシングのための作動、いわ第3図のデコーダに与
える必要のあるパルスRAS、CAS、 φ 、φ
、φ φ 、φPRRI Pct
ECCコ、Mよびφ□。の時間的経過が示さ几て
いる。これらのパルスは第1図または第3図または@3
a図に示さ九でいる仕方で応用さ几る。これらのパルス
を発生するための装置は後で第6図により説明する。 両トランジスタT7およびT8は出力ドライバOLの両
データ出力端D またはり。の各1つによってもそれぞ
れ制御されるので、この出力ドライバOLの第1図中に
示されている出力端を第3a図に示されている仕方で両
トランジスタT7およびT8から形成される3状態出力
端DAに接続することは好ましい。データ出力端とロー
ル−コール−デコーダの出力端との組合わせを度外視す
ることも原理的には可能であろうが、このような組合わ
せは種々の理由から好ましい。重要な理由の1つは外部
接続電極すなわちピンの節減である。 先ず第3a図で確認すべきことは、メモリSPから供給
されるデータ情報りおよびそ、l’lj一対1−て反転
された情報すが出力バラノアO”−r r’−到達し、
この出力バッファが一万では種々の種(AIのクロック
パルスすなわちパルス4゜、φつ、φ。およびφ。を与
えら几ていることである。出力ドライバOLの適当な回
路C1関しては前記ドイツ連邦共和国特許出願第324
3496骨用、自lIL!)(第5b図参照)に示さ才
tて2す、そこに出力ドライバOLの制御のためのクロ
ックパルスφ。、φ。および匂を発生する回路とこれら
のパルスの機能とが説明されている。クロックφゎはこ
のような回路(二おいて同様(二車常のもり)であり、
データ出力端りまたはbにおけるデータをアーリー−書
込み一作動中にバッファOLの出刃・稿D oまたは′
r)0に通す課題を有する。 出力ドライバOLのデータ出力端DOまたは00は3状
態出力端DAを形成する両トランジスタT7またはT8
の各1つのゲートに接続されており、その際、そのドレ
インで第1の供給電位V。Cに接続されているトランジ
スタT7は反転されないデータ信号を与える出力端り。 により、またそのソースで基漁電位v88に接続されて
いるトランジスタT8は反転されたデータ信号を与える
出力バッファOLの出力端■。により制御されている。 最後に、なお2つの放電トランジスタT9またはTIO
が設けられており、これらは出力端り。またはり。と基
準電位■ssとの間に位置しており、1つの共通の制御
信号によりアクティブ化される。 この制御信号はアントゲ−)U”の出力端から供給され
る。このアンド7−)U は一方の大刀端に列7′ド
レスクロックロを、また他方の入万端はインパータエ
を介してクロックパルスφRCを与えられている。この
クロックパルスφ、。は、前記のように、第3図による
デコーダのクロック動作のためにも必要とされる。 第3a図と関連して、下記のことが確認さi”L得る。 ダイナミックRAMにおいて通常のデータ出力端の構成
は、メモリマトリクスSPから出発する読出し信号りお
よびDを受入ノ1.て増幅して3状態出力端のトランジ
スタT7およびr8のゲートに伝達する出力レジスタと
してづ乍用する出力バッファOLを含んでいる。しかし
、メモリ作+1・1ツクロツクCAS(−列アドレスク
ロック)およびWE(=書込み開始クロック)から導き
出されかつクロックφ。、φ。、φ。およびφ9により
与えら1する制卸は、この伝達が作動形式パオンリー−
RAS”(Electronic ])ssign 1
3.1979年6月21日、第58〜61頁、特に第6
1頁参照)および゛′アーリーー証込み” (Elec
tronics、1977年4月28日、第115・〜
119頁、特に第116頁参照)においては行なわれず
、データ出力端DAが3状態−状態にとどまるように計
う。 本発明(二よれば、クロックφ、。は、ロール−コール
−作動が存在するとき、すなわら換言−「れば第3図中
に示されており同tにに3状態出力端T7およびT8上
に作動するデコーダがアクテイブ化されるときのみ;4
iiit埋゛1”の1直をとり得るべきである。このこ
とは、メモリモジュールにおいて追加的なビンなしにた
とえば、データ入力端子【二おいてシュミットトリガ(
第6図参照)が正規作動から偏差する入力レベルを受け
るときのみクロックφ0.のレリーズが生起することに
よってi半成され得る。さらに、クロックφ、。は、お
そらく存在しており列アドレスクロックぴτSt二より
制餌1さ、几るデータ出力端キラーT9およびTl0(
第3a図参照)を無効状態にするために用いられ得る。 第3図によるデコーダの機能の仕方は本発明による回路
1溝造に基づいて下記のとおりである。オンリー−RA
S−作動中のロール−コールの際(すなわち第4図によ
るパルスの応用の際にはワードアドレスが与えられると
き、(セル領域Nに関して)当該のワードアドレスに属
するセル領域Nのワード線が範囲RZからの冗長ワード
線により置換されているならば、論理″1”がデータ出
力アーリーー書込み一作動中(すなわち第5図に示され
ているクロックパルスの使1旧下)のロール−コールの
際には、ビットアドレスが与えらオするとき、そのビッ
トアドレスに属する正規作動用セル領域Nのビット線が
冗長ビット線(すなわちメモリマトリクスSPの範囲1
% 3 、/、・らのビット線)により置換さnている
ならば、トランジスタT7、T8のデータ出力端DAに
論理” 1 ”が現わJ’Lる。データ出力端り八への
17−ルーコール−デコーダ信号の転送は、クロックφ
、。により開かれる転送ゲー)T3.T4を介して行な
わJする。 冗長ビット線の読出しのためにl・ま、論理″1”。 がアンドゲートUにより制御さ2する転送l・ランジス
タTlを経て3状態出力帖の制τ゛11jのために支配
的な個所すなわちトランジスタT1のドレインに到達す
るのを阻止するため、クロックパルスφRCが時間的に
それぞれ対応するクロックパルスφ、Cの後に生ずるこ
とが保証されていなけ几ばならない。冗長ビット線の読
出しのためには、それぞれ与えられているワードアドレ
スは無意味である。 個々の列冗長デコーダ5RDjから供給されるパルスφ
。コ は、個々のビット冗長デコーダ(−列冗長デコー
ダ5RD)を介して1つの冗長ビット線が呼ばれるとき
のみ論理゛°1′″となる。この挙動は第1図から直接
に理解さn得る。同じことが、行冗長デコーダから第3
図によるロール−コール−デコーダに供給さfLるパル
スφ耐 に対してもあてはまる。この場合にも、付属の
パルスφR1すなわち論理“1”′がロール−コール−
デコーダで発せらi’Lるためには、1つの冗長ワード
線が1つの行冗長デコーダを介して呼ばれていなければ
ならない。 第3図および第3a図C二示さ几ている実施例と異なり
、ロール−コール−デコーダもメモリデータ出力端も第
3図または第3a図中のTlおよびT8に相当する2つ
のトランジスタから形成されたそれぞれ1つの3状態出
力端を有していてよく、その際には出力端D Aに相当
する両31直出力端は1つの共1mの出力端ピンC二接
続さ:Itている。最後に、前記のように、両3状態出
力端の各々に各1つの出力端ピンが対応づけられていて
もよい。第3図または第3a図により説明した場合(二
も2つの3状態出力端(そのうち一方はロール−コール
−デコーダに、他方は出力ドライバOLに属する)に対
して単一のピンを用いる場合(二も、メモリマトリクス
SPから出発するデータ化°号がロール−コール−モー
ドの作動の際イニ共1・力の出力端ピン+= * ケル
論理レベルに影響を与え得ろことは+:gLJ。 さ几なけitばならない。第3図および第3a図に示さ
れている実施例では、このことはンロソク1lij+作
により達成されている。場合(二よっては存在する充電
キラー(’A 3 a 図によるT9.Tlo);まク
ロックφ□。こよりスイツアオフさ9%なげrtはなら
ない。 クロックパルスφPRおよびφR1は行アドレスクロッ
クR,ASに、またクロックパルスφpc。 φ8o およびφ。コ は列アドレスクロックCτ〕
に関係しており、これらはアーJ−−CAS内で1つの
RASパルスによりレリーズさ才する。 第6図に示されているパルス変換装置では、行アドレス
クロック瓦τ1により制御される入力端が増幅器を介し
てトランジスタT5(第3図)またはTS(第1図)の
制御のために必要なパルスを供給する。さらに、RAS
パルスはインバータ11を制御し、その出力端は直接に
第1のアンドグー)Ulの一方の入力端(二、また第1
の遅延回路vG1を介して他方の入力端に接続されてい
る。 さら(二、’fr1o)−rンバータ■1の出力は2つ
の別のアンドゲートU2およびU3の一方の入力端を制
御する。 一′ンドゲー)Ulの出力端はパルスφ。□ を供!ノ
′、・シ、このパルスは行冗長デコーダZRDi内の出
力トランジスタTWのドレインに与えられており、この
デコーダ(二第1図C二より説明した挙動をさせる。さ
らに、パルスφ8Rは第2の遅延回路VG2の入力端に
与えらtt %その出力は1T1のインパータエ1の出
力と一オ者にI)ゴ記第2のアンドゲートU2の制御の
ために用いられている。第2のアンドゲートU2の出力
は2つの1.11の11¥延回路VG3.によびVG4
の直列回路を介して第3のアントゲ−)U3の一方の入
力端に与えら几でお111その他方の入力端(二は前記
のように?81のインバータエ1の出力が与えら凡てい
る。さら(二、第3のアントゲ−)U3は夷、3の制御
人力節6゛?も有し、これはシュミットトリガSTを介
してデータ入力信号])Iにより制御さJtでおり、ア
ントゲ−)U3の出力端はりaツクパルヌφRCを供給
する。パルスφ。。は前記のよう(1弟3図C−よる本
発明によるロール−コール−デコーダにぢいて1ンドゲ
ー)UならびC二両f云送トランジスタT3忙よび第4
の制イ囲のためC二必要とさAする。 第6図かられかるよう(=、列アドレスクロックCA
Sは同じく1つの増111g器、すなわち増幅器■2、
の入力端に接続され°Cおり、その出力1i、iから、
出力バッファOLの制御のために必要とされるクロック
パルスφ。が取出され得る。このパルスφ。C二対して
反転されたクロックパルスφ。(同じく出力バッファO
Lの制御のため(二必要とされる〕は、入力側で列アド
レスクロックCAST二より制御さ几るインパーク■2
の出力端から供給される。 第6図によるパルス形成回j格のこの第2のインバータ
■2はさらに別の1つのアンドゲートU5の一方の入力
端を制御し、その他方の入力端はパルス形成回路の前記
第2のアンドゲートU2の出力により制御さ几でいる。 この第5のアントゲ−)USの出力端は別の1つのイン
パータエ4を介してパルスφpc を与え、このパル
スは個々の列冗長デコーダ5RDj内のトランジスタT
Sの制御のため、また第3図によるデコーダ内のアント
ゲ−)U:mよびトランジスタT6の制御のために弔い
らJtている。第5のアントゲ−)U5の出力端は第5
の遅延回路VG5を介して第6のアンドゲートU6の一
方の入力端を制御し、その他方の入力端(二$5のアン
トゲ−)U5の出力端から供給されるパルスを与えらi
tている。第6のアントゲ−)U6の出力端はクロック
パルスφ。0 を供給し、このクロックパルスは【固々
の夕0冗1%デコーダs RD J内の出力トランジス
タTWのドレイン(二与えるために必要とされる。最後
に第6のアンドゲートU6の出力端は第6の遅延回路V
G6の入力端に接続さ22−(いる。この第6の遅延回
路vG6の出力は第5のアントゲ−)U6の出力と一緒
(1弟7のアンドゲートU7を制+1−11 L 、そ
の出力’JV4は、第3a叫による出力バッファOLの
クロック制御のためC二必要とさ几るパルスφ。を供給
する。 前記の通常の帯込み信号−VEは第3の・rンバータ■
3を介して第5のアントゲ−)U5の出力と一緒に第8
のアントゲ−)U8を制>Ill L、このアントゲ−
1・は出力バッファOLの8ii御θ〕ため(二必要と
さスするパルスφ9を供給する。 その際、なお下記Q)ことが確、′召さ几、り。 l)遅延回路は互いに等しく、またたとえば2つのイン
バータの直列回路により与えられている。 これらのインバータは構成および定格の点で、特に伝搬
時間に関して、パルス形成回路内の他のインバータと同
一である。 2)増幅器もその伝搬時間が個々のインバータの伝搬時
間と合致するように設定されている。このことを達成す
る方法の一例はドイツ連邦特許出願第3243496骨
間η[l潜C二g己n戊さスtている。 3)シュミットトリガSTを制御するために用いら2す
るパルスDIは、記憶すべき情報を形成しメモリのデー
タ入力端に与えらオする信号と同一である。このことは
、シュミットトリガSTの入力立1Mがメモリのデータ
入力端と接続さ、Itでいることを意味する。 本発明の核心をなすロール−コール−デコーダの第3図
に示さ九ている実施例は、特にMO8技術でQ)実施例
に特殊化されている第7図から明らかな仕方で、本発明
(二とって必要な作用に不利なの説明に関1−て′FP
乾すべきことは、第3図による実施例と一致する部分は
第3図1中の参照符号と同一の参照符号を付さ:Itて
いることてある。第7図Cニ示すitているロールーコ
ールーデコータカ第3図によるデコーダと同一の仕方で
データ出力端Do曇よびす。と一括接続されろことも明
らがである。 第3図による実施例に対する仕1違点として、第7図に
よる実施例の場合には、行冗同デコーダZRD によ
り制御さIするMO3電界効果トランジスタTR1のソ
ース端子、トランジスタT5のドレインおよびトランジ
スタT1の入力線:により形成さ几るノードが別の1つ
のトランジスタT12のドltインおよび別の1つのト
ランジスタT13のゲートと接続さオtている。両トラ
ンクスタT12およびT13はそれらのノース1:Ii
子で)L準″、−E位Vssに接続されている。さらに
、トランジスタT12のゲートおよびトランジスタT1
3のドレインは別の1つのMO8電界効果トランジスタ
Tllのソース−ドレイン間を介して第1の供給電(i
、Vooに接続されており、この供給電位とトランジス
タTllのゲートも接続されている。 同様な仕方で、列冗長デコーダ5RDjにより制御さ几
るトランジスタT。j のソース端子およびトランジス
タT6のドレイン端子により形成さ、するノードはトラ
ンジスタT17のドレインまたは別の1つのMoS電界
効果トランジスタT18のゲートと接続されてお()、
そのソース端子は同じく基準電位V33(=接続されて
いる。トランジスタT18のドレインおよびトランジス
タ’[”17のゲートは同様にトランジスタT16を介
して第1の供給電位■。0に接続さオtており、そit
とトランジスタT16のゲートも接続さ几ている。 ロール−コール−デコーダの両入力部分の前記の補足(
二基づいて、トランジスタT1のソース端子は直接シニ
T12のドレインおよび’I’13のゲートと接続さオ
t″Cオリ、他方、トランジスタT2のソース;;!T
17 (7)ドレインオよび°r 180>/f−1
・(二接続さ)tで(ハる。 トランジスタT1のゲートならびにトランジスタT2の
y−トは、第3図から明らかな匍]・卸に加えて、そオ
tぞ2を別の1つの制御・ども受けろ。MoS電界効果
トランジスタT14により実現′:す1.たアンドゲー
トUはその出力Om (T 14のドレイン)でT1の
ゲートに、またさらにクロックφ。。により制御さオす
るトランジスタT15を介してノ・($′亀イ立ならび
(二1つのコンガンナC1l二畷コ売さ几ており、この
コンデンナは(第3図(二よる回路では設けられていな
い)クロックに号φ、。2C二より制御されており、ま
たT1り)ゲートの追叩的制御7に形I戊している。同
一のクロックφ1.c2が1つ(・)コンデンサC2を
介してトランジスタT2のゲートに与えられている。さ
らC−11゛2のゲートζ二は1つのトランジスタ’I
’19を介してクロック百号φ。。が与えられている。 トランジスタT19はそのゲートで第1の供給電位■。 0と、そのドレインで制御すべきトランジスタT2のゲ
ートと接続されており、またそのソース端子にトランジ
スタT2の制御のためのクロック信号φ、。(第3図中
のクロック信号φ。。に相当)を与えられている。 第3図と比較しての別の相違点は、両トランジスタT1
およびT2のドレインにより形成される回路ノードAに
よる両3状態出力トランジスタT7およびT8の制御に
関する。転送トランジスタT3および転送トランジスタ
T4の制ii1のためにパルスφ、。ではなくパルスφ
、。2が用いられ、このパルスは第6図によるパルス形
成回路に対する第7図から明らかな補足により行アドレ
スクロックRASおよびクロックφ、。から導き出され
得る。また、第3図中(=設けられているインパータエ
は第7図C二よる実施例では相補性の回路構成により置
換される。 この回路構成では、パルスφRC2を与えら乙ており、
ソitを3つのMO8電界効果トランジスタT21およ
びT22ならびにT23i二より形成される1つのノー
ドBC伝達する1つの一]ンfンサC3が設けら几てい
る。このトランジスタ構成では、トランジスタT21は
そのドレインで第1の供給電位V。0に、またそのソー
ス端子でノードBに接続さ几ている。トランジスタT2
2はそのドレインでノードBζ二、またそのノースで基
準゛電位V88(二接続さ)tている。トランジスタ’
]’22のゲートを制御するために用いられる上位はノ
ードA、すなわちT1およびT2のドレイン、から供給
さ九、このノードはさらにクロックφP1.(二より制
御される放電トランジスタT20)、)ソース−ドレイ
ン間を介して基準電位V8F3と接続さ几ている。 ノードBの形成C:関与する7g3のトランジスタ、す
なわちトランジスタT23、のy−トは直:妾C二ノー
ドBと接続されており、他方このトランジスタT23の
ドレインは供給電位V。0に、またそのソース端子は一
方では3状態出力端のトランジスタT8に通ずる転送ト
ランジスタT4のソース端子に、また他方では別の1つ
のplJ’ l) 3 M5界効果トランジスタT24
のソース−ドレイン間を介して基準電位vssに接続さ
れている。トランジスタT24のゲートはノードA1す
なわちT1およびT2のドレイン、に接続さ几ている。 前記のように、転送トランジスタT4に対する制御信号
は、転送トランジスタT3の場合と同様に、第3図の場
合のようにφRCによってではなく、φ、。2によって
与えられている。 クロック信号。およびRASからクロック信号φRCを
導き出すためには1つのアンドゲートU9か設けられて
おり(第7a図参照)、その出力端はパルスφRC2を
供給し、またその−万の入力端はインバータ■5を介し
て行アドレスクロックRASにより、またその他方の入
力端は遅延回路VG7を介してクロックφ、。により制
御さオtている。第6図によるパルス形成回路のm7a
図中に示されている補足はVO2および工5の設計に対
してそこに示さ、Itでいる原則に従って楕成さJtて
いる。 本発明によるロール−コール−デコーダの第7図中に示
さ几ている実施例は下記の利点を有する:RSフリップ
フロップT1.1.Tl 2.Tl 3またはT16.
T17.T18が、デコーダノードにおける信号が、場
合?−よっては生ずる1し)影響にもかかわらず、トラ
ンジスタTR1およびT5またはT。J およびT6が
1旧止されているときに所定の電位を保つようにξ1−
)。 トランジスタT14およびT15がアン1゛ゲートUを
形成する。 トランジスタT21.T22.T23.T24がコンデ
ンサC3と共にインバータ■を形成し、その際コンデン
サC3により、転送トランジスタT4の入力端に論理゛
1″の場合j1全Cす1作電圧■ooが到達するようC
二、T23のゲートにおけるブートストラップが行なわ
7tと〕。 トランジスタT20が、TIもT2もlつI・1いてい
ない場合2二、ノードAC二所定の基部′電位が与えら
れυようl1計う。 C1,T14またはC2およびT’19が、デコーダ・
ノードの全電圧を回路の点Aにもたらすように、T1ま
たはT2のゲートにおけるブートストラップを可能にす
る。その際、特ζ二C1,T14の場合には、クロック
φ□。にくらべて遅らさ几たφRC2が有利である。
に、前記のように、列アドレスデコーダとして作用する
各1つのノアゲー)GSが対応づけられており、その入
力端は列アドレシングの役割をするアドレス出力端yJ
、7コによりそれぞれ、当該の−7トリクス列に専ら対
応づけらnているアドレス組合わせの際のみ当該の71
1クス列に対応づけられているノアゲー)GSの出力端
に“1″′が現わJするように、アドレスを与えられて
いる。 この“1′”はセル領域N内の当該のマトリクス列ノア
トレシングの役割をする。いま1トランジスタ・メモリ
セルを有するダイナミックメモリにおいてビット線は、
前記書込み一読出し増幅器の両信号端子の各1つに接続
さオtている2つの半部から成っているので、画部分が
それぞれアドレスされなければならない。この理由から
、イ固々の°7トリクス列にそれぞit対応づけられて
いる書込み一読出し増幅器の両信号端子は各1つのトラ
ンジスタtまたはtのソース−ドレイン間を介して両デ
ータ出力端りまたはbの各1つに接続さノ1ている。 当該のマトリクス列にそi%ぞλを対応づけら11.て
いるこれらの両トランジスタt、τのゲートは、当該の
マトリクス列に対応づけらit“Cいる。ノアゲートG
Sの出力を与えられ、そA:二よりif;’I alI
Iされる。 この事情は既に述べたとおりである。 さて、範囲RS内の各冗N −7) リクスンリにも各
1つの同様なft/l08)ランジスタ対し”、τ“が
対応づけられており、この対はトランジスタtまたはt
と同一の仕方で付属のマトリクス列に接続されている。 しかし、当該のMOSトランジスタ対1.1 を制a
する信号はノアゲートGSからではなく、当該の冗長7
11クス列のみC二/Cれぞれ対応づけられている列冗
長デコーダS RD O)出力端から供給される。この
ことは、瓦間マトリクス列の各々がそオtに対応づけら
J”している1つの列冗長デコーダSRDとそれぞA組
合わさ、Itでいることを意味する。 構成ヒ、第1図で列瓦間デコーダSRDは行冗長デコー
ダZRDと一致しているので、両者に対して同一の参照
符号が用いられている。出力トランジスタTWのゲート
と供給電位V。0との接続を形成するトランジスタTS
はすべての列冗長デコーダSRDにおいて共通に1つの
クロック信号φ、。により制御される。このクロック信
号φ、。 は行冗長デコーダZRDにおける相応のクロック信号φ
PRから、第2図に示されているように、時間的に偏差
している。同じことが、列冗長デコーダSRD内の出力
トランジスタTWのドレイン端子をこれらのすべてのデ
コーダにおいて共通l二制御するクロックパルスφゎ。 と行冗長デコーダZRDにおける相応のクロック信号φ
8Rとの関係についてもあてはまる。なお言及すべきこ
ととして、個々の列冗長デコーダSRDの出力トランジ
スタTWのソースにより与えられている出力端は列アド
レシング用のノアゲー)GSのすべての各1つの入力端
に接続されている。 なりロックは号のタイムダイアグラムが・π2図に示さ
れている。 セル領域N内の正規作動用のマトリクス列イど冗長列に
より置換するためには、各1つの冗長?1によるマトリ
クス行の置換の揚台と同様f二、当該のマトリクス列に
相応づけら2tている冗長デコーダが接続要素Fの除去
によりそれぞれ、正規作動用のセル領域内の置換すべき
列のアドレンノグJ〕際に列冗長デコーダ5RDcl)
1つが応動し、1つの冗長列をアクティブ化しかつ同時
に正規メモリマトリクスNのすべての他の列、従ってま
た障害のある列、をデアクチイブ化する信号l・つcJ
を供ヒタするよう(二、設定されなければン;「ら
ない。 なお言及すべきこととして、ドイツ連邦共和国特許出願
駕3243496号明細宙に一層詳那に記載されている
よう(二、メモリの両データ出力3℃1dDおよびbは
好ましくは1つの出力ドライバOLを介して1つの3状
態出力端に接続さ第1ている。 第1図および他の図面中に出力ドライバOLのデータ出
力端り。またはり。で示されている。 さて、[1図による公知のDRAMメモリを本発明に従
って拡張するためには、本発明の定義により3値出力端
として構成さ几たデータ出力端がデコーダとして構成さ
れたもう1つの回路部分の出力端により影替さ九、また
この回路部分はロール−コール(Roll −Call
) −デコーダトシテ作用するように構成されてい
る。この構成は第3図に示されている仕方で有利に行な
われろ。制御すべき3状態出力端はメモリから取出され
るデータによっても通過さ几るので、3状態出力端を第
3a図に毛さ几ている仕方でメモリのデータ出力バッフ
ァOLに接続するのが目的にかなっている。 第4図および第5図は第3図に示されているロール−コ
ール−デコーダの2つの乍動形式のために必要なりロッ
クパルスをタイムダイアグラムで示し、また@6図には
、第3図(−よるロール−コール−デコーダの作動のた
め?−必要なパルスな発生するの(=適した装置の回路
・図が示さJt’Cいる。 第3図による実施例と若干異な:jかつ同様(=1Mi
)S技術で構成された本発明イニよるロール−コール・
−デコーダの実施例が第7図に承さ、+Z −C*す、
またそのために第6図によるパルス形成回9f/、 (
−必要な追加回路が第7a図に示さ1tでいる。パルス
RAS、CAS:tgよびWEの発生のみC二層いら7
’Lる回路は、公知であるので、図面中に示さ9tCい
ない。 第3図に示さ几ている回路図はいわゆるロール−コール
−デコーダを表わしている。なせンχらば、これにより
可能な箒1図(二よるD Rl+VJ〕゛eすの作動形
式はそれ自B ::11.公知の(Electroni
cs 。 1982年3月24日、第121〜124頁参照)ロー
ル−コール−モードに相当す5からである。 しかし、公知のものではスタティツクRA Mにこのモ
ードを用いてお瞥]、また作動が専ら、冗員ビット線の
みを有しており冗長ワード腺は何していないメモリに合
わされており、さ1ら(二、Fドしノスが多重化さルて
いないの!二対して、木覚明ではr−nらの制約をなく
す必要がある。 第3図に示されているロール−コール−デコーダは(池
のメモリ回路と同様に)同一チャネル形式の自己阻止性
MO8電界効果トランジスタ(二より構成されているの
で、メモリの他の部分、特に第6図による必要なパルス
形成回路と一緒に集積することi二特別な技術的困難は
ない。一層高い回路動作速度を必要とする場合には、p
’y−”’イ・ルMO8−FETを使用するよりもnヂ
ャ:4− )I/ MOS−FETを使用するほうが有
利である。従って、回路図および記入されている電圧は
nチャネルMO8−FETを使用した回路(1関するも
のである。 第3図に示されている本発明によるデコーダの制御の目
的で、先ず、評価すべきデータ信号を供給する信号出力
端り。が第1の出力トランジスタT7の制御のため(=
、またそれに対して反転された出力信号を供給するデー
タ出力鼓、¥T5oが第2の出力トランジスタT8の制
御のために設けら才tてこより制御さ几るトランジスタ
T7はそのトン・トンで第1の供給電位v cc +六
またそのソース41T子でDRAMメモリの信号出力端
子1)A、1援(抗されて1戸る。叉1云さ肌た出力デ
ータ信号により、従一つでまたメモリの出力端す。;二
上り制御!l]]されるトランジスタT8はそのソース
端子で承屹這・λ′乙として用いられる駕2の供給電位
’ssに、またそのドレインで同じく信号出力端子DA
に接続されているので、両出力トランジスタT7および
T8はそれらのソース−ドレイン間を直9りに接続され
ている。 両出力トランジスタは同一チャネル形式であるから、こ
ttらは1つのいわゆる3伏態出力端を形成しておl】
、この3仄態出力端は通盾の仕方でダイナミック集積中
心体メモリ用の第1図C二示さルているメモリ回路の出
力ドラ・fバOL +”より制飢されており、その際第
3図(二示さ2tている制御の仕方が特に有利である。 さて、本宅用(二とって重り2なのは、冗長行または列
の作動吠態r二祖係して3状態出力端T7.T8を追加
的に制御することである。 前記のように、メモリマトリクスSP内の冗長行の各々
に各1つの行冗長デコーダZIIDが対応づけられてい
る。それぞれの行冗長デコーダZRI)の出力端は、回
路のすべての行冗長デコーダに対して共通のクロックφ
8Rをドレインに与えられるトランジスタTWのソース
端子により与えられている。この出力端は当該のデコー
ダ内の接続要素Fの状態によりプログラムされた信号φ
R1を導く。この信−号φRi ’よ、第1図から明
らかなように、@i行行冗デコーダZRD1に付属の(
メモリマトリクスSPの部分RZ内の)第i冗長ワード
線のアドレシングのために弔いら几る。さらに、この信
号φRi は第3図によるロール−コール−デコーダ
内の各1つのトランジスタTR□ を制御する役割もす
る。 行冗長デコーダZRD□の各1つにより制御されるこれ
らのトランジスタ’rR1(i−1,2,・・・)のす
べてはドレイン端子で第1の供給電位■ccに、またソ
ース端子で共通に別り)1つの[1/I O3電界効果
トランジスタT5のドレイン端子に接続さ乙ており、こ
のトランジスタT5は基準電位VS8への接続を形成し
、また個々の行冗喪デコーダZRD内の供給電位V。0
への接続を形成す’s Mis電界効果トランジスタT
Sのゲート(二与えられるり凸ツク信号と同一のクロッ
ク信号φP Hにより制御さ几得る。トランジスタT1
.1 とトランジスタT5との間;二位置する共通のノ
ードは別の1つのMO8電界効果トランジスタT1のソ
ース−ドレイン間を介して3状態出力輻HT7 + T
80) 1liU i’ll]のために用いら几る。 その際に先ず確沼すべきことは、この別のトランジスタ
Tiフ〕ゲートは7ンド2−)Uの出力端によりfli
ll 1lilさ几、アンドゲートUは2つのクロック
ター、。およびφ、。(二より制御されていることであ
る。七〇)際(ニクロツク列φ1.。は、共通C1列冗
長デコーダ5RDJ(〕・−1,2,・・・)において
当該の列大長デコーダ内でそ几ぞれ接続要素Fと第1の
供給電位V。0との間の接1続を形成する共通のMO8
電界効果トラジスタTSのゲートを制御するクロック列
と同一のクロック列である。 それに対して、アンドグー)Uの制御のための他方のパ
ルス列φRCは第1図に示さねている回路に設けられて
いる回路部分では用いられていない。パルス列φ、。は
第3図によるロール−コール−デコーダの作動のために
必要であり、第4図または第5図に示さ几ている時間的
経過を示す。 アンドゲートUζ二より制御されるトランジスタT1の
ドレインは、後で説明する回路部分を介して3状態出力
端を制御するための第2 +7) M OS電界効果ト
ランジスタT2のドレインと共通(二接続されている。 個々の行冗長デコーダと同様に、列冗長デコーダ5RD
jの各々にも各1つのMO8電界効果トランジスタTc
J(コー1,2.・・・ )が対応づけられており、こ
のトランジスタT。3 はそのドンイこのトランジスタ
Tc、:J のソース端子は同じく1つの共通ノードを
形成して粘り、この7− % 1ま一方では前記トラン
ジスタT2のノース−ドレイン間を介して、アンドゲー
トU(二より’hlJ御′:!九るトランジスタT1の
1゛し・アンとγ続、さnており、また他方では別の1
つの?% OS N界勺果l・ランジスタT6のソース
ードレ・17間を介して基準電位Vssに接続可能であ
る。そのlこめに二の接続トランジスタT6のゲートは
、当該の冗長デコーダ5RDJのプコグラミングのため
の接続要素Fと第1の供給′改1i V。0との間の接
、)dを形成するMOSトランジスタTSの制Jlll
l二用いらオするクロック列と同一のクロック列φ、。 により制御;5 ;itろ。それに対してトランジスタ
T2の制御の1こめf二は、そのゲートC二、個々の列
冗員デコーダSR’Dj内でトランジスタTWのドレ・
fンl二も与えらr、ろクロック列φ3o が与えら
れる。 第3図によるロール−コール−デコーダの3状態出力端
T7.T8を制御するため、両トランジズータT1およ
びT2のドレイン端子は共通C1つの転送トランジスタ
T3のソース・ドレイン間を介して、第1の供給電位v
ccに接続さ几ているトランジスタT7のゲートに接続
されている。さら(二、基準電位V88に接続されてい
るトランジスタT8を制御するため、もう1つの転送ト
ランジスタT4が設けられており、このトランジスタT
4が両トランジスタT1およびT2のドレイン端子をト
ランジスタT8のゲートに接続する。その際、図示され
ている例では、両トランジスタTI、 T2のドレイン
と転送トランジスタT4との間の接続は1つのインバー
タ■により与えられている。しかし、このインバータは
、第3図に示されている例とは異なり、トランジスタT
IおよびT2と3状態出力端’l’7.’i’8のトラ
ンジスタT7との間に設けられていてもよい。両転送ト
ランジスタT3およびT4は共通にアントゲ−)Uの制
御のためトはたとえば1つの自己i5d+h性MO3−
FETにより構成され、そのソースおよびそのゲートが
各1つの信号入力端として、またそのドレ・インが信号
出力端として弔いら2t−(もよい。 第3図による本発明のデコーダ回路とそ1%にイ」興の
第4図または第5図の制御ペルスとにより、アドレスを
ダイナミック周辺装置およびアドレス多重化装置を有す
る1つのR,AMメモリの障害のあるワード線からも障
害のあるビット線からも3状態トランジスタ組合イフせ
T7.T8の出力端DAにおける論理レベルにより認識
゛rることか可能である。 第4図には、専らワード線f二よるアドレシングのため
の作動、いわゆるオン9(Only)−RAS−作動の
際に第:う図Q〕デコーダC二与える必要のあるパルス
R,AS、 φPRI φR1およびφRCの時間
的経過が示されており、万5図(二は、ビット線による
アドレシングのための作動、いわ第3図のデコーダに与
える必要のあるパルスRAS、CAS、 φ 、φ
、φ φ 、φPRRI Pct
ECCコ、Mよびφ□。の時間的経過が示さ几て
いる。これらのパルスは第1図または第3図または@3
a図に示さ九でいる仕方で応用さ几る。これらのパルス
を発生するための装置は後で第6図により説明する。 両トランジスタT7およびT8は出力ドライバOLの両
データ出力端D またはり。の各1つによってもそれぞ
れ制御されるので、この出力ドライバOLの第1図中に
示されている出力端を第3a図に示されている仕方で両
トランジスタT7およびT8から形成される3状態出力
端DAに接続することは好ましい。データ出力端とロー
ル−コール−デコーダの出力端との組合わせを度外視す
ることも原理的には可能であろうが、このような組合わ
せは種々の理由から好ましい。重要な理由の1つは外部
接続電極すなわちピンの節減である。 先ず第3a図で確認すべきことは、メモリSPから供給
されるデータ情報りおよびそ、l’lj一対1−て反転
された情報すが出力バラノアO”−r r’−到達し、
この出力バッファが一万では種々の種(AIのクロック
パルスすなわちパルス4゜、φつ、φ。およびφ。を与
えら几ていることである。出力ドライバOLの適当な回
路C1関しては前記ドイツ連邦共和国特許出願第324
3496骨用、自lIL!)(第5b図参照)に示さ才
tて2す、そこに出力ドライバOLの制御のためのクロ
ックパルスφ。、φ。および匂を発生する回路とこれら
のパルスの機能とが説明されている。クロックφゎはこ
のような回路(二おいて同様(二車常のもり)であり、
データ出力端りまたはbにおけるデータをアーリー−書
込み一作動中にバッファOLの出刃・稿D oまたは′
r)0に通す課題を有する。 出力ドライバOLのデータ出力端DOまたは00は3状
態出力端DAを形成する両トランジスタT7またはT8
の各1つのゲートに接続されており、その際、そのドレ
インで第1の供給電位V。Cに接続されているトランジ
スタT7は反転されないデータ信号を与える出力端り。 により、またそのソースで基漁電位v88に接続されて
いるトランジスタT8は反転されたデータ信号を与える
出力バッファOLの出力端■。により制御されている。 最後に、なお2つの放電トランジスタT9またはTIO
が設けられており、これらは出力端り。またはり。と基
準電位■ssとの間に位置しており、1つの共通の制御
信号によりアクティブ化される。 この制御信号はアントゲ−)U”の出力端から供給され
る。このアンド7−)U は一方の大刀端に列7′ド
レスクロックロを、また他方の入万端はインパータエ
を介してクロックパルスφRCを与えられている。この
クロックパルスφ、。は、前記のように、第3図による
デコーダのクロック動作のためにも必要とされる。 第3a図と関連して、下記のことが確認さi”L得る。 ダイナミックRAMにおいて通常のデータ出力端の構成
は、メモリマトリクスSPから出発する読出し信号りお
よびDを受入ノ1.て増幅して3状態出力端のトランジ
スタT7およびr8のゲートに伝達する出力レジスタと
してづ乍用する出力バッファOLを含んでいる。しかし
、メモリ作+1・1ツクロツクCAS(−列アドレスク
ロック)およびWE(=書込み開始クロック)から導き
出されかつクロックφ。、φ。、φ。およびφ9により
与えら1する制卸は、この伝達が作動形式パオンリー−
RAS”(Electronic ])ssign 1
3.1979年6月21日、第58〜61頁、特に第6
1頁参照)および゛′アーリーー証込み” (Elec
tronics、1977年4月28日、第115・〜
119頁、特に第116頁参照)においては行なわれず
、データ出力端DAが3状態−状態にとどまるように計
う。 本発明(二よれば、クロックφ、。は、ロール−コール
−作動が存在するとき、すなわら換言−「れば第3図中
に示されており同tにに3状態出力端T7およびT8上
に作動するデコーダがアクテイブ化されるときのみ;4
iiit埋゛1”の1直をとり得るべきである。このこ
とは、メモリモジュールにおいて追加的なビンなしにた
とえば、データ入力端子【二おいてシュミットトリガ(
第6図参照)が正規作動から偏差する入力レベルを受け
るときのみクロックφ0.のレリーズが生起することに
よってi半成され得る。さらに、クロックφ、。は、お
そらく存在しており列アドレスクロックぴτSt二より
制餌1さ、几るデータ出力端キラーT9およびTl0(
第3a図参照)を無効状態にするために用いられ得る。 第3図によるデコーダの機能の仕方は本発明による回路
1溝造に基づいて下記のとおりである。オンリー−RA
S−作動中のロール−コールの際(すなわち第4図によ
るパルスの応用の際にはワードアドレスが与えられると
き、(セル領域Nに関して)当該のワードアドレスに属
するセル領域Nのワード線が範囲RZからの冗長ワード
線により置換されているならば、論理″1”がデータ出
力アーリーー書込み一作動中(すなわち第5図に示され
ているクロックパルスの使1旧下)のロール−コールの
際には、ビットアドレスが与えらオするとき、そのビッ
トアドレスに属する正規作動用セル領域Nのビット線が
冗長ビット線(すなわちメモリマトリクスSPの範囲1
% 3 、/、・らのビット線)により置換さnている
ならば、トランジスタT7、T8のデータ出力端DAに
論理” 1 ”が現わJ’Lる。データ出力端り八への
17−ルーコール−デコーダ信号の転送は、クロックφ
、。により開かれる転送ゲー)T3.T4を介して行な
わJする。 冗長ビット線の読出しのためにl・ま、論理″1”。 がアンドゲートUにより制御さ2する転送l・ランジス
タTlを経て3状態出力帖の制τ゛11jのために支配
的な個所すなわちトランジスタT1のドレインに到達す
るのを阻止するため、クロックパルスφRCが時間的に
それぞれ対応するクロックパルスφ、Cの後に生ずるこ
とが保証されていなけ几ばならない。冗長ビット線の読
出しのためには、それぞれ与えられているワードアドレ
スは無意味である。 個々の列冗長デコーダ5RDjから供給されるパルスφ
。コ は、個々のビット冗長デコーダ(−列冗長デコー
ダ5RD)を介して1つの冗長ビット線が呼ばれるとき
のみ論理゛°1′″となる。この挙動は第1図から直接
に理解さn得る。同じことが、行冗長デコーダから第3
図によるロール−コール−デコーダに供給さfLるパル
スφ耐 に対してもあてはまる。この場合にも、付属の
パルスφR1すなわち論理“1”′がロール−コール−
デコーダで発せらi’Lるためには、1つの冗長ワード
線が1つの行冗長デコーダを介して呼ばれていなければ
ならない。 第3図および第3a図C二示さ几ている実施例と異なり
、ロール−コール−デコーダもメモリデータ出力端も第
3図または第3a図中のTlおよびT8に相当する2つ
のトランジスタから形成されたそれぞれ1つの3状態出
力端を有していてよく、その際には出力端D Aに相当
する両31直出力端は1つの共1mの出力端ピンC二接
続さ:Itている。最後に、前記のように、両3状態出
力端の各々に各1つの出力端ピンが対応づけられていて
もよい。第3図または第3a図により説明した場合(二
も2つの3状態出力端(そのうち一方はロール−コール
−デコーダに、他方は出力ドライバOLに属する)に対
して単一のピンを用いる場合(二も、メモリマトリクス
SPから出発するデータ化°号がロール−コール−モー
ドの作動の際イニ共1・力の出力端ピン+= * ケル
論理レベルに影響を与え得ろことは+:gLJ。 さ几なけitばならない。第3図および第3a図に示さ
れている実施例では、このことはンロソク1lij+作
により達成されている。場合(二よっては存在する充電
キラー(’A 3 a 図によるT9.Tlo);まク
ロックφ□。こよりスイツアオフさ9%なげrtはなら
ない。 クロックパルスφPRおよびφR1は行アドレスクロッ
クR,ASに、またクロックパルスφpc。 φ8o およびφ。コ は列アドレスクロックCτ〕
に関係しており、これらはアーJ−−CAS内で1つの
RASパルスによりレリーズさ才する。 第6図に示されているパルス変換装置では、行アドレス
クロック瓦τ1により制御される入力端が増幅器を介し
てトランジスタT5(第3図)またはTS(第1図)の
制御のために必要なパルスを供給する。さらに、RAS
パルスはインバータ11を制御し、その出力端は直接に
第1のアンドグー)Ulの一方の入力端(二、また第1
の遅延回路vG1を介して他方の入力端に接続されてい
る。 さら(二、’fr1o)−rンバータ■1の出力は2つ
の別のアンドゲートU2およびU3の一方の入力端を制
御する。 一′ンドゲー)Ulの出力端はパルスφ。□ を供!ノ
′、・シ、このパルスは行冗長デコーダZRDi内の出
力トランジスタTWのドレインに与えられており、この
デコーダ(二第1図C二より説明した挙動をさせる。さ
らに、パルスφ8Rは第2の遅延回路VG2の入力端に
与えらtt %その出力は1T1のインパータエ1の出
力と一オ者にI)ゴ記第2のアンドゲートU2の制御の
ために用いられている。第2のアンドゲートU2の出力
は2つの1.11の11¥延回路VG3.によびVG4
の直列回路を介して第3のアントゲ−)U3の一方の入
力端に与えら几でお111その他方の入力端(二は前記
のように?81のインバータエ1の出力が与えら凡てい
る。さら(二、第3のアントゲ−)U3は夷、3の制御
人力節6゛?も有し、これはシュミットトリガSTを介
してデータ入力信号])Iにより制御さJtでおり、ア
ントゲ−)U3の出力端はりaツクパルヌφRCを供給
する。パルスφ。。は前記のよう(1弟3図C−よる本
発明によるロール−コール−デコーダにぢいて1ンドゲ
ー)UならびC二両f云送トランジスタT3忙よび第4
の制イ囲のためC二必要とさAする。 第6図かられかるよう(=、列アドレスクロックCA
Sは同じく1つの増111g器、すなわち増幅器■2、
の入力端に接続され°Cおり、その出力1i、iから、
出力バッファOLの制御のために必要とされるクロック
パルスφ。が取出され得る。このパルスφ。C二対して
反転されたクロックパルスφ。(同じく出力バッファO
Lの制御のため(二必要とされる〕は、入力側で列アド
レスクロックCAST二より制御さ几るインパーク■2
の出力端から供給される。 第6図によるパルス形成回j格のこの第2のインバータ
■2はさらに別の1つのアンドゲートU5の一方の入力
端を制御し、その他方の入力端はパルス形成回路の前記
第2のアンドゲートU2の出力により制御さ几でいる。 この第5のアントゲ−)USの出力端は別の1つのイン
パータエ4を介してパルスφpc を与え、このパル
スは個々の列冗長デコーダ5RDj内のトランジスタT
Sの制御のため、また第3図によるデコーダ内のアント
ゲ−)U:mよびトランジスタT6の制御のために弔い
らJtている。第5のアントゲ−)U5の出力端は第5
の遅延回路VG5を介して第6のアンドゲートU6の一
方の入力端を制御し、その他方の入力端(二$5のアン
トゲ−)U5の出力端から供給されるパルスを与えらi
tている。第6のアントゲ−)U6の出力端はクロック
パルスφ。0 を供給し、このクロックパルスは【固々
の夕0冗1%デコーダs RD J内の出力トランジス
タTWのドレイン(二与えるために必要とされる。最後
に第6のアンドゲートU6の出力端は第6の遅延回路V
G6の入力端に接続さ22−(いる。この第6の遅延回
路vG6の出力は第5のアントゲ−)U6の出力と一緒
(1弟7のアンドゲートU7を制+1−11 L 、そ
の出力’JV4は、第3a叫による出力バッファOLの
クロック制御のためC二必要とさ几るパルスφ。を供給
する。 前記の通常の帯込み信号−VEは第3の・rンバータ■
3を介して第5のアントゲ−)U5の出力と一緒に第8
のアントゲ−)U8を制>Ill L、このアントゲ−
1・は出力バッファOLの8ii御θ〕ため(二必要と
さスするパルスφ9を供給する。 その際、なお下記Q)ことが確、′召さ几、り。 l)遅延回路は互いに等しく、またたとえば2つのイン
バータの直列回路により与えられている。 これらのインバータは構成および定格の点で、特に伝搬
時間に関して、パルス形成回路内の他のインバータと同
一である。 2)増幅器もその伝搬時間が個々のインバータの伝搬時
間と合致するように設定されている。このことを達成す
る方法の一例はドイツ連邦特許出願第3243496骨
間η[l潜C二g己n戊さスtている。 3)シュミットトリガSTを制御するために用いら2す
るパルスDIは、記憶すべき情報を形成しメモリのデー
タ入力端に与えらオする信号と同一である。このことは
、シュミットトリガSTの入力立1Mがメモリのデータ
入力端と接続さ、Itでいることを意味する。 本発明の核心をなすロール−コール−デコーダの第3図
に示さ九ている実施例は、特にMO8技術でQ)実施例
に特殊化されている第7図から明らかな仕方で、本発明
(二とって必要な作用に不利なの説明に関1−て′FP
乾すべきことは、第3図による実施例と一致する部分は
第3図1中の参照符号と同一の参照符号を付さ:Itて
いることてある。第7図Cニ示すitているロールーコ
ールーデコータカ第3図によるデコーダと同一の仕方で
データ出力端Do曇よびす。と一括接続されろことも明
らがである。 第3図による実施例に対する仕1違点として、第7図に
よる実施例の場合には、行冗同デコーダZRD によ
り制御さIするMO3電界効果トランジスタTR1のソ
ース端子、トランジスタT5のドレインおよびトランジ
スタT1の入力線:により形成さ几るノードが別の1つ
のトランジスタT12のドltインおよび別の1つのト
ランジスタT13のゲートと接続さオtている。両トラ
ンクスタT12およびT13はそれらのノース1:Ii
子で)L準″、−E位Vssに接続されている。さらに
、トランジスタT12のゲートおよびトランジスタT1
3のドレインは別の1つのMO8電界効果トランジスタ
Tllのソース−ドレイン間を介して第1の供給電(i
、Vooに接続されており、この供給電位とトランジス
タTllのゲートも接続されている。 同様な仕方で、列冗長デコーダ5RDjにより制御さ几
るトランジスタT。j のソース端子およびトランジス
タT6のドレイン端子により形成さ、するノードはトラ
ンジスタT17のドレインまたは別の1つのMoS電界
効果トランジスタT18のゲートと接続されてお()、
そのソース端子は同じく基準電位V33(=接続されて
いる。トランジスタT18のドレインおよびトランジス
タ’[”17のゲートは同様にトランジスタT16を介
して第1の供給電位■。0に接続さオtており、そit
とトランジスタT16のゲートも接続さ几ている。 ロール−コール−デコーダの両入力部分の前記の補足(
二基づいて、トランジスタT1のソース端子は直接シニ
T12のドレインおよび’I’13のゲートと接続さオ
t″Cオリ、他方、トランジスタT2のソース;;!T
17 (7)ドレインオよび°r 180>/f−1
・(二接続さ)tで(ハる。 トランジスタT1のゲートならびにトランジスタT2の
y−トは、第3図から明らかな匍]・卸に加えて、そオ
tぞ2を別の1つの制御・ども受けろ。MoS電界効果
トランジスタT14により実現′:す1.たアンドゲー
トUはその出力Om (T 14のドレイン)でT1の
ゲートに、またさらにクロックφ。。により制御さオす
るトランジスタT15を介してノ・($′亀イ立ならび
(二1つのコンガンナC1l二畷コ売さ几ており、この
コンデンナは(第3図(二よる回路では設けられていな
い)クロックに号φ、。2C二より制御されており、ま
たT1り)ゲートの追叩的制御7に形I戊している。同
一のクロックφ1.c2が1つ(・)コンデンサC2を
介してトランジスタT2のゲートに与えられている。さ
らC−11゛2のゲートζ二は1つのトランジスタ’I
’19を介してクロック百号φ。。が与えられている。 トランジスタT19はそのゲートで第1の供給電位■。 0と、そのドレインで制御すべきトランジスタT2のゲ
ートと接続されており、またそのソース端子にトランジ
スタT2の制御のためのクロック信号φ、。(第3図中
のクロック信号φ。。に相当)を与えられている。 第3図と比較しての別の相違点は、両トランジスタT1
およびT2のドレインにより形成される回路ノードAに
よる両3状態出力トランジスタT7およびT8の制御に
関する。転送トランジスタT3および転送トランジスタ
T4の制ii1のためにパルスφ、。ではなくパルスφ
、。2が用いられ、このパルスは第6図によるパルス形
成回路に対する第7図から明らかな補足により行アドレ
スクロックRASおよびクロックφ、。から導き出され
得る。また、第3図中(=設けられているインパータエ
は第7図C二よる実施例では相補性の回路構成により置
換される。 この回路構成では、パルスφRC2を与えら乙ており、
ソitを3つのMO8電界効果トランジスタT21およ
びT22ならびにT23i二より形成される1つのノー
ドBC伝達する1つの一]ンfンサC3が設けら几てい
る。このトランジスタ構成では、トランジスタT21は
そのドレインで第1の供給電位V。0に、またそのソー
ス端子でノードBに接続さ几ている。トランジスタT2
2はそのドレインでノードBζ二、またそのノースで基
準゛電位V88(二接続さ)tている。トランジスタ’
]’22のゲートを制御するために用いられる上位はノ
ードA、すなわちT1およびT2のドレイン、から供給
さ九、このノードはさらにクロックφP1.(二より制
御される放電トランジスタT20)、)ソース−ドレイ
ン間を介して基準電位V8F3と接続さ几ている。 ノードBの形成C:関与する7g3のトランジスタ、す
なわちトランジスタT23、のy−トは直:妾C二ノー
ドBと接続されており、他方このトランジスタT23の
ドレインは供給電位V。0に、またそのソース端子は一
方では3状態出力端のトランジスタT8に通ずる転送ト
ランジスタT4のソース端子に、また他方では別の1つ
のplJ’ l) 3 M5界効果トランジスタT24
のソース−ドレイン間を介して基準電位vssに接続さ
れている。トランジスタT24のゲートはノードA1す
なわちT1およびT2のドレイン、に接続さ几ている。 前記のように、転送トランジスタT4に対する制御信号
は、転送トランジスタT3の場合と同様に、第3図の場
合のようにφRCによってではなく、φ、。2によって
与えられている。 クロック信号。およびRASからクロック信号φRCを
導き出すためには1つのアンドゲートU9か設けられて
おり(第7a図参照)、その出力端はパルスφRC2を
供給し、またその−万の入力端はインバータ■5を介し
て行アドレスクロックRASにより、またその他方の入
力端は遅延回路VG7を介してクロックφ、。により制
御さオtている。第6図によるパルス形成回路のm7a
図中に示されている補足はVO2および工5の設計に対
してそこに示さ、Itでいる原則に従って楕成さJtて
いる。 本発明によるロール−コール−デコーダの第7図中に示
さ几ている実施例は下記の利点を有する:RSフリップ
フロップT1.1.Tl 2.Tl 3またはT16.
T17.T18が、デコーダノードにおける信号が、場
合?−よっては生ずる1し)影響にもかかわらず、トラ
ンジスタTR1およびT5またはT。J およびT6が
1旧止されているときに所定の電位を保つようにξ1−
)。 トランジスタT14およびT15がアン1゛ゲートUを
形成する。 トランジスタT21.T22.T23.T24がコンデ
ンサC3と共にインバータ■を形成し、その際コンデン
サC3により、転送トランジスタT4の入力端に論理゛
1″の場合j1全Cす1作電圧■ooが到達するようC
二、T23のゲートにおけるブートストラップが行なわ
7tと〕。 トランジスタT20が、TIもT2もlつI・1いてい
ない場合2二、ノードAC二所定の基部′電位が与えら
れυようl1計う。 C1,T14またはC2およびT’19が、デコーダ・
ノードの全電圧を回路の点Aにもたらすように、T1ま
たはT2のゲートにおけるブートストラップを可能にす
る。その際、特ζ二C1,T14の場合には、クロック
φ□。にくらべて遅らさ几たφRC2が有利である。
第1図は本発明を応用し得る通常のダイナミックR,A
Mメモリのクロック回路図、第2図は第1図のメモリの
クロック制御のタイムダイアグラム、第3図は本発明に
よるデコーダの回路図、第3a図はメモリの正規作動に
用いられまた同様に3状態出力端に接続さ几るデータ出
力端回路を示す図、第4図は第3図によるデコーダの作
(助のために必要なパルスのタイムダイアグラム、第5
り1はアーリー−書込み一動作中のロール−コールのタ
メに用いられるパルスのタイムダイアグラム、第6図は
パルス「τ1.韮およびWE(−書込みクロック)によ
【フ、またダイナミックR、A M本発明による装置の
作動のため(二必塁なパルスを供給するクロック変換器
の回路1.第7図は本発明の核心を形成する出力デコー
ダのもう1つの実施例の回路図、@7a図はX? 7図
の出力デコーダに対する補足回路を示す図である3、 CAS・・・列アドレスクロック、 DA・・・デー
タ出力端、 DI・・・偏差入力信号、 Do、D、)
・・・データ、■・・・インバータ、 N・・・正規作
動用領域、 OL・・・出力ドライバ、 可τ1・・・
行アドレスクロック、 R8・・・冗喪マトリクス列
、 RZ・・・冗長マトリクス行、 SDR・・・列
冗同デコーダ、 SP・・・ メモリマトリクス、ST
・・・ シュミットトリガ回W各、 T・・・トラン
ジスタ、 U・・・ アンドゲート、 voo ・・・
第1の供給電位、 ■ ・・・ 基遵′・1位、 W
E・・・S 書込みパルス、 ZDR・・・行冗)蔓デコーダ、φ・
・・クロックパルス。 FIG 2 FIG 3 FIG 3a
Mメモリのクロック回路図、第2図は第1図のメモリの
クロック制御のタイムダイアグラム、第3図は本発明に
よるデコーダの回路図、第3a図はメモリの正規作動に
用いられまた同様に3状態出力端に接続さ几るデータ出
力端回路を示す図、第4図は第3図によるデコーダの作
(助のために必要なパルスのタイムダイアグラム、第5
り1はアーリー−書込み一動作中のロール−コールのタ
メに用いられるパルスのタイムダイアグラム、第6図は
パルス「τ1.韮およびWE(−書込みクロック)によ
【フ、またダイナミックR、A M本発明による装置の
作動のため(二必塁なパルスを供給するクロック変換器
の回路1.第7図は本発明の核心を形成する出力デコー
ダのもう1つの実施例の回路図、@7a図はX? 7図
の出力デコーダに対する補足回路を示す図である3、 CAS・・・列アドレスクロック、 DA・・・デー
タ出力端、 DI・・・偏差入力信号、 Do、D、)
・・・データ、■・・・インバータ、 N・・・正規作
動用領域、 OL・・・出力ドライバ、 可τ1・・・
行アドレスクロック、 R8・・・冗喪マトリクス列
、 RZ・・・冗長マトリクス行、 SDR・・・列
冗同デコーダ、 SP・・・ メモリマトリクス、ST
・・・ シュミットトリガ回W各、 T・・・トラン
ジスタ、 U・・・ アンドゲート、 voo ・・・
第1の供給電位、 ■ ・・・ 基遵′・1位、 W
E・・・S 書込みパルス、 ZDR・・・行冗)蔓デコーダ、φ・
・・クロックパルス。 FIG 2 FIG 3 FIG 3a
Claims (1)
- 【特許請求の範囲】 ■)互いに等しいメモリセルから成るメモリマトリクス
が少なくとも1つの行デコーダおよび1つの列デコーダ
を介して個々のメモリセルr二関してアドレス可能であ
り、マI・リクス列によるアドレシングはそれぞれ1つ
の列アドレスクロックCASにより、また″7トリクス
行によるアドレシングはそオtぞJtlつの行アドレス
クロックRASにより開始さ、1、またメモリマトリク
スか少なくとも1°つの冗長な行および(または)列を
有し、この冗長行および(または)列はさし当りメモリ
の正規作動から除外さノtており、正規作動に対する特
別な措置に基づいて初めて、すなわち代理として、利用
されるように構成されている集積ダイナミック書込み一
読出し、メモリにおいて、そのつどのアドレシングにJ
、pづいてλ己憶されているディジタルデータ(Do
、 D’o )を与えられまた3伏態ドライノー(
T7.T8)として構成されてAハるメモリのデータ1
−1ルカ:L:fn(DA)が、デコーダとして構成さ
ゴtている別の回路部分(ロール−コール−デコーダ)
【=より影普さj’L 1またこの回路部分が、メモリ
マトリクス(SP)の木来正硯作動のた・〆)(二設け
られている領域(N)の行または列のうち1つの冗長行
または列により置換さJ”した行または列がアドレスさ
れ、かつ同時にデコーダとして構成されている別り)沌
1路部分が外部からアクティブ化1されている際C二こ
の回路;5分がメモリ7トリクス(SP)から3状:弔
出力端(、OA)への正規データ経ii& (Do、
p、))を阻止し、かつアドレスさtた前記正規作動用
領域(’N)のかわりに1つの冗長行または列の使用を
指示す6論理値による指示信号をメモリの1つの信号出
力端特にデータ出力端(DA)は出現させるように、構
成かつ制御されていることを特徴とする集積ダーrナミ
ック書込み一読出しメモリ。 2)障害のある行のアドレスの読出しのため、デコーダ
として構成されておりかつ直接に3状、帳出力端に作用
する回路部分の行アドレスクロック(RAS)のみに関
係す・ククロツー〇ング(オンリー−R’AS−サイク
ル)が、また障害のある列の読出しのため、行アドレス
クロック(RAS)の働きならびにクリアドレスクロッ
ク(CAS)の働きが用いられ、その際に書込みパルス
(−vVp)は列アドレスクロック(C,AS)よりも
前またはそれと同時に生じ、または両種(CAS、WE
)の対応する両パルスの間の遅延が、メモリマトリクス
から1−り出力端(’I) A )への正規データ経路
の阻止が保証されている(アーリー−書込み−サイクル
)ようC二小さく設定されていることを特徴とする特許
請求の範囲第1項記3)冗長7トリクス行(’−RZ)
の谷7セ粘よび冗長マトリクス列(R8)の各々!=各
1つの冗長デコーダ(Z i) RまたはS D R)
が対応づけられており、この冗員デコーダがその持続的
な設定(二基づいてメモリー7トリクス(、SP)の正
規作動用の領域(N)の1つの障害3)あるマトリクス
行または障害・り)あるマトリクス列に対応づけらりt
ているアドレス信号に反応しかつその代わり(二1つの
冗長どjまたは〃りをアクティブ化し7さらに43号出
力riM (’、OA ) ?形成する3伏態ドラ、イ
バCT7.’11)の制御′1月のために用いられる信
号を、MO8電界効果トランジスタから形成さnだ入力
J、Mが・7t部1ノリーズC−よりアクテ・rブ化さ
71ている際ツ)み発生してデコーダとして構成さ7t
た[01路ゝ、6分を経て3状態ドライバ(T7.T8
)として作動するデータ出力端(DA)に到達させるよ
うl二不苦成されていることを;1寺徴とする持を午請
求の範囲第1頌または第2項記載のメモリ。 4)各冗員デコーダ(、RZD1+ R81)1)に
、ゲ−1・で冗長デコーダの出力により制御さ九またド
レイン端子で第1の供給電位(Voo)に接続されてい
る各1つのへ10S電界効果トランジスタ(T Ri
l Tci )が固定的に対応づけられており、この
電界効果トランジスタのドレイン端子がクロックされる
1・つのMO8′屯界効果トランジスタCT5またはT
6)を介して基準電位(V88)と接続されてお()、
さらにクロックされる転送トランジスタ(T3+’r4
):に介1−て3伏態出力端(T7.IJ)の制御のた
めに用いられていることを特徴とする特許請求の範囲第
3順記載のメモリ。 5)個々の行冗長デコーダ(ZRD・)(二そ2tぞオ
を対応づけら几ているMO8O8電界ツノ1果トランジ
スタR1)がそのソース端子で他の行冗長デコーダ(Z
RDiにそれぞれ対応づけられているMO8電界効果ト
ランジスタ(TR1〕のソース端子と直接に接続さ、:
tておりま1でこれらのトランジスタのソース端子と基
準電位(V、)との間の接続のために夷1のクロック信
号(φPR)により制御さ肌る1つの共通の’n、I
OS電界効果トランジスタ(T5)がデコーダとして構
成さ、fしており3伏態出力端に作用する回路の入力部
分(二股けら)tでおり、さらに個々の列冗長デコーダ
(R8Dj )にそれぞれ対応づけられている電界効果
トランジスタ(Toj)がそのソース端子で他の列冗長
デコーダ(SRDj)i二それぞ2を対応づけろノtて
いるMO8電界効果トランジスタ(Tcj)のソース端
子と直接(二接続さ2tており主たこ2tらのソース端
子と基準′ζ位(V83)との間の接イ売のために夷2
のクロック[信号(φPC’)により制御卸さJする1
つの共iT+のMO8電界効果トランジスタ(T6)が
同様に没けら2tており、行冗長デコーダ(ZRD□)
により制御されるMO8電界効果トランジスタ(T、i
)のソース端子は共通に、第2のクロック信号(φ、。 )および第3のクロック信号(φ、。)を入力として万
一えられる1つのアンドゲート(U)の出力により制御
さ几る第1の転送トランジスタCT1)のソース端子に
接続されており、デコーダとして構成さ、fした回路部
分の入力部内の列冗長デコーダ(SRDj)f二より制
御されるMO8電界効果トランジスタ(Tc、:J)の
ソース端子は第4のクロック信号(φつ。)により制御
される第2の転送トランジスタ(T2)のソース端子に
接続されており、さらに両転送トランジスタ(T1.T
2)の互いに接続さ肌たドレイン端子は一万では第3の
クロック信号(φRC)により制御される第3の転送ト
ランジスタ(T3)を介して、第1の供給電位(Voo
)f二接続さねている出力トランジスタ(Tl)の、特
にメモリから出発したデータ信号(D。 )によっても
制御さ肌るゲートに接続されており、他方で心ま1つの
インバータ(■)と第、(のクロッグ信号(φ、。)に
より同じく制御さ70.る第4の転送トランジスタ(T
4)との直列回路を介して、3状態出力端を形成する両
トランジスタ(’r7゜Tlのうち基準電位(’V、
)に接続されているMO8電界効果トランジスタ(T8
)の、特Cニメモリから出発し反転さ九たデータ信号(
Do)によっても制御されるゲートに接続されているこ
とを特徴とする特許請求の範囲第4項5己1践のメモリ
。 6)メモリフトリクス(SP)からそのデータ出力端(
、D、D)に現われろ情報データが1つのクロック制f
ill]さfL7+出力ドライバCOL>を介l、て3
状態出力端(Tl、T8)に到達し、直接イ言号(−相
当する出力ドラ・イバ(OL)のデータ出力端(DO)
が第1の供給電位(VCC)に接続されている3伏襟出
力端のMO8O8電界効果トランジスタl)のゲートと
第1の放電トランジスタ(T9)のソース−ドレイン間
を介して基準電位(■88)とに接続さ几ており、また
反転されたデータ信号に相当する出力ドライバ(OL
、)のデータ出力端(,00)が基準電位(V、)−二
接続されている3状態出力端(Tl、T8)のトランジ
スタ(T8)のゲートと第2の放電トランジスタ(T
1o 、)のソース−ドレイン間を介して基准電位(’
v3s)とに接続され°Cおり、さらに両放電トランジ
スタ(T9.Tl0)が共通に1つのアントゲ−)(U
” )l二より制御さ肌ており、その一方の入力端は列
アドレスクロック(CAS)(二より、また他方の入力
・υ、■は1つのインバータ(I” )を介して、アン
ドゲート(U)も第3の転送トランジスタ(T3)およ
び第4の転送トランジスタ(T4)も制御するクロツク
パルス(φ□。)により制御されることを特徴とする特
許6肯求の範囲第1項な(ハし第5順のいずfLかζ二
ε己載のメモリ。 7)アンドゲート(U)ならび(二第3す6よび第4の
転送トランジスタ(T3.T4)の制御のために必要な
りロックパルス(φ、。)を発生するため、行アドレス
クロック(RAS)が第1のインパーク(工1)の入力
端に与えうfL テ’!6 +) 、またこの第1 Q
)−(ンバーク(II)の出力が第1のアンドデート(
Ul)の一方の入力端に与えられており、その飴方の入
力端には箒1のインバータ(工1)の出力が第1の遅延
回路(VGI)を介して与えら凡ており、また第7のイ
ンバータ(T1)の出刃は第2のアンドゲート(U2)
の−万の入力端にも与えら2tており、七〇)他方ノ入
カ端ニは第1のアントゲ−)(Ul)−刀出刃が第2の
遅延回路(VG2)を介して与えろノt″Cおり、さら
に第1のインバータ(工1)の出力は第3のアンドゲー
ト(U3 )の第1の入力端にも与えられており、その
第2の入力端には第2のアンドデート(U2)の出力が
第3および第4の遅延回路(VG3.VG4 )の直列
回路を介して与えられており、その第3の入力端には正
規入力レベルから偏差する入力信号(DI)によりアク
ティブ化され得るンユミットトリガ回路(ST)ン)出
力が辱えらnでおり、$3のアンドゲート(U3)の出
力としてアンドゲート(U)ならびに第3および第4の
転送トランジスタ(T3.T4)の制御のために必要な
りロックパルス(φRC)が発生さJ”Lることを特徴
とする特許請求の範囲第4項ないし第6項のいずれかに
記載のメモリ。 8)行アドレスクロック(RAS)により制御されるパ
ルス形成回路部分のなかの第2のアントゲ−) (’U
2 )の出力を一万の入力端に与えられまた列アドレ
スクロック(CAS)をインバータ(工2)を介して他
方の入力端に与えられるアントゲ−)(U5)が設けら
れており、このアンドゲートの出力を入力端に与えられ
るインバータ(工4)の出力として発生されるグロック
パルス(φ、。)が、デコーダの入力部に設けられて沿
り列冗昆デコーダ(二より制御されるトランジスタ(T
cj)と基準電位(V88)との間の接続を形成するM
O8電界効果トランジスタ(T6)の制御のために用い
られていることを特徴とする特許請求の範囲第7項記載
のメモリ。 9)クロックパルス(φ、。)を出力として発生するイ
ンバータ(T4)の入力を直接(ニー万) の入力端(二与えられまた遅延回路(V G 5 )を
介して他方の入力端(二与えられる別のアンドゲート(
U6)が設けらノtてにす、このアントゲ−)(Uli
)の出力として発生さスするパルス(φEC)が1.3
伏、喋出力n:?A (T7. Ts )に接続さ2t
ているデコーダのなかの第2の転送トランジスタ(T2
)のゲートに与えらJtていることを特徴とする特許請
求の範囲第8項記載のメモリ。 10)列アドレスクロック(RAS)、によび列アドレ
スクロック(C10)により制御さノするパルス形成回
路が同時にデータ出力ドライバ(OL)の制御のために
必要なりロックパルス(φ0.φ0.φ0.φ。)をも
供給することを特徴とする特許請求の範囲第7項ないし
第9項のいずれかに記載のメモリ。 11)使用さ九ている遅延回路が同一の伝搬時間【:設
定されていることを特徴とする特許請求の範囲第7項な
いし第10項のいずれかに記載のメモリ。 12)第1の転送トランジスタ(T1)および第2の転
送トランジスタ(T2)tr:3状態出力端のトランジ
スタ(T?、T8)と接続する回路部分と両転送トラン
ジスタ(’l’l、 ’l’2)を制御するための回路
部分とが両転送トランジスタのソースおよびゲート側で
第7図に示されているように構成さ肌ていることを特徴
とする特許請求の範囲第4項または第5項記載のメモリ
。 13)第1の転送!・ランジスタ(TI)を制御するア
ンドゲート(U)が1つのM’ OS電界効果トランジ
スタ(T14)により与えられていることを特徴とする
稍#F 請求の範囲第5項ないし第12項のいずれかに
記載のlそり。
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