JPS59181668A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59181668A JPS59181668A JP58055822A JP5582283A JPS59181668A JP S59181668 A JPS59181668 A JP S59181668A JP 58055822 A JP58055822 A JP 58055822A JP 5582283 A JP5582283 A JP 5582283A JP S59181668 A JPS59181668 A JP S59181668A
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- 108091006146 Channels Proteins 0.000 abstract description 15
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置、特に大電力用のパワーＭＯ５ＰＥ
Ｔのゲート容量（入力容量）および動作時の抵抗（オン
抵抗）を減少する構造をもった縦型ＭＯ５ＦＥＴに関す
る。
Ｔのゲート容量（入力容量）および動作時の抵抗（オン
抵抗）を減少する構造をもった縦型ＭＯ５ＦＥＴに関す
る。
（２）技術の背景
縦型ＭＯ５ＦＥＴには、二重拡散型プレーナ（ＤＳＡＭ
Ｏ３）とＶ溝ＭＯ５とがあり、それらは第１図と第２図
にそれぞれ断面図で示される。
Ｏ３）とＶ溝ＭＯ５とがあり、それらは第１図と第２図
にそれぞれ断面図で示される。
第１図と第２図におシこて、１は結晶方位（１００）の
シリコン基板、２は高濃度ｎ型１（ｉ（トレイン）、３
ば低濃度ｎ型層、４はｐ型チャネル層、５はｎ型ソース
層、６はｐ型コンタクト層、７は酸化膜、８は第２の酸
化）模、９はゲート電極、１０はソース電極をそれぞれ
示し、第１図のＭＯ５Ｏ５パテハイスャネルが２つの不
純物の拡散の差で決められる点に特徴があり、また第２
図のデバイス（第２の酸化膜は図示されていない）は垂
直方向の拡散でチャネル幅を制御する点に特徴かある。
シリコン基板、２は高濃度ｎ型１（ｉ（トレイン）、３
ば低濃度ｎ型層、４はｐ型チャネル層、５はｎ型ソース
層、６はｐ型コンタクト層、７は酸化膜、８は第２の酸
化）模、９はゲート電極、１０はソース電極をそれぞれ
示し、第１図のＭＯ５Ｏ５パテハイスャネルが２つの不
純物の拡散の差で決められる点に特徴があり、また第２
図のデバイス（第２の酸化膜は図示されていない）は垂
直方向の拡散でチャネル幅を制御する点に特徴かある。
これらのデバイスは音声出力用や定電圧電源用に利用さ
れている。
れている。
（３）従来技術と問題点
１）ＳＡＭＯ５はケート電極をほぼチャネル領域全面に
配置するために人力容量が大となり、かつ耐圧を（ジノ
るために低濃度領域が厚くなり、図に１７で示すオン抵
抗か大となる欠点がある。またＶ溝ＭＯ５は図に１２で
示すオン抵抗は小であるがＶ溝の加工技術か困り・１１
であり、また耐圧をｉ４するため■溝の中央での酸化ｊ
膜厚を厚くする必要があることに加え、チャネル領域内
での抵抗によりチャネルに自己電位が発ベーし、二次降
伏を起す欠点がある。
配置するために人力容量が大となり、かつ耐圧を（ジノ
るために低濃度領域が厚くなり、図に１７で示すオン抵
抗か大となる欠点がある。またＶ溝ＭＯ５は図に１２で
示すオン抵抗は小であるがＶ溝の加工技術か困り・１１
であり、また耐圧をｉ４するため■溝の中央での酸化ｊ
膜厚を厚くする必要があることに加え、チャネル領域内
での抵抗によりチャネルに自己電位が発ベーし、二次降
伏を起す欠点がある。
（４）発明の目的
本発明は上記従来の問題点に鑑め、オン抵抗が小なる縦
型ＭＯ５ＦＥＴにおいて、ゲート電極を微細にすること
およびエツチングによりチャネルを縦方向になすごとに
より、人力容量が小さくかつオン抵抗の低いパワー１１
０ｓ ＦＥ１’を提供することをｌ−１的とする。
型ＭＯ５ＦＥＴにおいて、ゲート電極を微細にすること
およびエツチングによりチャネルを縦方向になすごとに
より、人力容量が小さくかつオン抵抗の低いパワー１１
０ｓ ＦＥ１’を提供することをｌ−１的とする。
（５）発明の構成
そしてこの１」的は本発明によれば、半導体基板に設げ
たそれと同導伝形の商ａ度拡散Ｉ鰯上に順に形成された
基板と同導伝形の第１専伝体、基板と反対導伝形の第２
導伝体および基板と同導伝形の第３導伝体、第２４伝体
内とその周囲に設けた第２導伝体よりも深い１ （＋７
ｉ１以上の溝、ｉ’ｉｉｊ記溝と溝との間の第３２＃伝
体表面の一部から第２専伝体よりも深く形成した第２導
伝体と同導伝形の高濃瓜の第４導伝体、基板全面に被ｊ
挨された第１の絶縁１模、前記溝内の第２導伝体上の第
１の絶縁ｊ模」二に配置した環状電極、基板素面に被膜
された第２の絶縁膜に開けられた窓に形成された第３専
伝体および第４′導伝体を同時に接続する電極からなる
ことを特徴とする半導体装置を提供することによって達
成される。
たそれと同導伝形の商ａ度拡散Ｉ鰯上に順に形成された
基板と同導伝形の第１専伝体、基板と反対導伝形の第２
導伝体および基板と同導伝形の第３導伝体、第２４伝体
内とその周囲に設けた第２導伝体よりも深い１ （＋７
ｉ１以上の溝、ｉ’ｉｉｊ記溝と溝との間の第３２＃伝
体表面の一部から第２専伝体よりも深く形成した第２導
伝体と同導伝形の高濃瓜の第４導伝体、基板全面に被ｊ
挨された第１の絶縁１模、前記溝内の第２導伝体上の第
１の絶縁ｊ模」二に配置した環状電極、基板素面に被膜
された第２の絶縁膜に開けられた窓に形成された第３専
伝体および第４′導伝体を同時に接続する電極からなる
ことを特徴とする半導体装置を提供することによって達
成される。
（６）発明の実施例
以下本発明実施例を図面によって詳述する。
本願発明者は、ケー１− ＭＯ３容量を減じるにはケー
ト電極を微細にしそれをチャネルの」二部の酸化）ｊ史
上にのみ形成することが効果があり、かつ、オン抵抗を
）のるためにはチャネルからトレインまでの距離を短く
すれば良くなる点に看目し、エツチングにより■溝をチ
ャネル縦方向に形成しトレインまでの距離を減少するこ
とを考えた。
ト電極を微細にしそれをチャネルの」二部の酸化）ｊ史
上にのみ形成することが効果があり、かつ、オン抵抗を
）のるためにはチャネルからトレインまでの距離を短く
すれば良くなる点に看目し、エツチングにより■溝をチ
ャネル縦方向に形成しトレインまでの距離を減少するこ
とを考えた。
第３図に本発明によるＭＯＳ ｌ七の実施例を断面図で
示す。図示の実施例ではｐチャネルの場合で説明するか
、ｒ）チャネルの場合も同様である。
示す。図示の実施例ではｐチャネルの場合で説明するか
、ｒ）チャネルの場合も同様である。
先ず、第：づ図ｆａ＋に示される如く、ｎ型ンリコン）
１６板１１に高濃度ｎ型層１２が形成されており、次い
で第１導伝体すなわち低濃度ｎ型層１３を拡散または気
相成長法で形成する。
１６板１１に高濃度ｎ型層１２が形成されており、次い
で第１導伝体すなわち低濃度ｎ型層１３を拡散または気
相成長法で形成する。
次に第３図ｆｂｌに示される如く、拡ｉ＆により第２導
伝体すなわぢｐ型チャネル層１４を形成し、続いて第３
図（Ｃ１に示される如くｎ型不純物拡散により第３専伝
体ずなわちソース層１５を形成する。
伝体すなわぢｐ型チャネル層１４を形成し、続いて第３
図（Ｃ１に示される如くｎ型不純物拡散により第３専伝
体ずなわちソース層１５を形成する。
次に第３図Ｆｄｌに示される如（、〕／酸系のエンナン
ダ液を用いるエツチングにより多角形（円を含む）の溝
（または縦穴）２１を１．１１１ｉｌ＋以上チャネル層
１４内と周囲に形成する。このエンチングは、完全な■
溝が形成される前に中止して、図示の如き形状の溝とす
る。しかし、エツチングはチャネル層１４よりも深く、
次工程で形成する酸化膜の膜厚と同程度に深くする。
ダ液を用いるエツチングにより多角形（円を含む）の溝
（または縦穴）２１を１．１１１ｉｌ＋以上チャネル層
１４内と周囲に形成する。このエンチングは、完全な■
溝が形成される前に中止して、図示の如き形状の溝とす
る。しかし、エツチングはチャネル層１４よりも深く、
次工程で形成する酸化膜の膜厚と同程度に深くする。
次いで第３図（ｅ）に示される如く、第４導伝体すなわ
ち高濃度ｐ型層１６を形成する。この拡散層１６の深さ
は、前の工程で形成した溝２１と同程度の深さである。
ち高濃度ｐ型層１６を形成する。この拡散層１６の深さ
は、前の工程で形成した溝２１と同程度の深さである。
引続き第１の絶縁ｊ１りとして酸化膜１７を全面に形成
する。
する。
次いで第３図（ｆｌに示される如く、多結晶シリコン（
ポリシリコン）または金属で環状のゲート電極１９をチ
ャネル直上に形、成する。引続き第２の絶縁膜として酸
化膜１８を仝而に形成し、ソース層１５とｐ型層１６と
が同時に電極２０（ソース電極）と接続する窓を形成し
、アルミニウム（Ａりまたはポリシリコンでソース電極
２ｏを形成し、第３図ｆｇｌに示されるＭＯＳ ＦＥＴ
を完成する。
ポリシリコン）または金属で環状のゲート電極１９をチ
ャネル直上に形、成する。引続き第２の絶縁膜として酸
化膜１８を仝而に形成し、ソース層１５とｐ型層１６と
が同時に電極２０（ソース電極）と接続する窓を形成し
、アルミニウム（Ａりまたはポリシリコンでソース電極
２ｏを形成し、第３図ｆｇｌに示されるＭＯＳ ＦＥＴ
を完成する。
本発明によるＭＯＳ ＰＥＴの実施例では、第１図のＤ
ＳＡＭＯ５よりも入力容量は約５０％以上減少され、オ
ン抵抗（図にＲで示す）も２０％以上減少されうろこと
、更に第２図の■溝ＭＯ５よりも人力容量は２０％以上
少なく、オン抵抗も２０％以上少ないことが確認された
。
ＳＡＭＯ５よりも入力容量は約５０％以上減少され、オ
ン抵抗（図にＲで示す）も２０％以上減少されうろこと
、更に第２図の■溝ＭＯ５よりも人力容量は２０％以上
少なく、オン抵抗も２０％以上少ないことが確認された
。
まだ、高濃度ｐ型層１６により、高７（ｉ正時の破壊耐
量は第２図の■溝ＭＯ５に比較して非常に強（なること
も確認された。
量は第２図の■溝ＭＯ５に比較して非常に強（なること
も確認された。
（７）発明の効果
以上詳細に説明した如く、本発明によれば、人力容量お
よびオン抵抗を減じることか可能となるので、本発明に
かかるＭＯＳ ｌ’ＥＴをスイッチング電源に使用する
と、ゲートのドライ７が容易で、かつ、スイノ→−ンク
の損失が少なくなる効果がある。更に、増幅用途に使用
する場合従来よりもより、０Ｊい周波数での増幅が可能
となる。
よびオン抵抗を減じることか可能となるので、本発明に
かかるＭＯＳ ｌ’ＥＴをスイッチング電源に使用する
と、ゲートのドライ７が容易で、かつ、スイノ→−ンク
の損失が少なくなる効果がある。更に、増幅用途に使用
する場合従来よりもより、０Ｊい周波数での増幅が可能
となる。
なお、以上の説明においては結晶力位（１００）のシリ
コン基板とｐチャネルの場合を例にとったが、本発明の
適用範囲はその場合に限られるものでなく、結晶方位（
１１１）の裁板とｎチャネルの場合にも及ぶものである
。
コン基板とｐチャネルの場合を例にとったが、本発明の
適用範囲はその場合に限られるものでなく、結晶方位（
１１１）の裁板とｎチャネルの場合にも及ぶものである
。
第１図は従来型二車拡散（１）ＳＡＭＯ３） ＭＯＳ
Ｐ１４Ｔの断面図、第２図は従来型■溝ＭＯ３Ｆε′ｒ
の断面図、第３図は本発明によるＭＯＳ Ｉ・［ＴのＭ
造工程におけるその要部の１９１面図である。 １１− シリコン基板、１２−高濃度ｎ型ｊ鉗、１３−
低濃度ｎ型層、１４−ｐ型チャネルｊ響、１５−ｎ型ソ
ース層、１６−ｐ型コンタク１． ｋ；ｊ、１７−酸化
膜（第１ ）、１８−酸化膜（第２）、１９− ゲート
電極、２０− ソース電極−ノ
σ−３５４−
Ｐ１４Ｔの断面図、第２図は従来型■溝ＭＯ３Ｆε′ｒ
の断面図、第３図は本発明によるＭＯＳ Ｉ・［ＴのＭ
造工程におけるその要部の１９１面図である。 １１− シリコン基板、１２−高濃度ｎ型ｊ鉗、１３−
低濃度ｎ型層、１４−ｐ型チャネルｊ響、１５−ｎ型ソ
ース層、１６−ｐ型コンタク１． ｋ；ｊ、１７−酸化
膜（第１ ）、１８−酸化膜（第２）、１９− ゲート
電極、２０− ソース電極−ノ
σ−３５４−
Claims (1)
- 半導体基板に設けたそれと同導伝形の高濃度拡１）ｋ層
上に順に形成された基板と同導伝形の第１導伝体、基板
と反対専伝形の第２導伝体および基板と同導伝形の第３
専伝体、第２導伝体内とその周囲に設りた第２導伝体よ
りも深い１個以上の溝、前記溝と溝との間の第３導伝体
表面の一部から第２導伝体よりも深く形成した第２導伝
体と同導伝形のｉ！：Ｉ＋ ／Ｍ度の第４専伝体、基板
全面に被ｊ模された第１の絶！４ｉｌ模、＋ｉｉｆ記溝
内の第２導伝体上の第１の絶縁股上に配置した環状電極
、基板全面に被膜された第２の絶縁；１央に開けられた
窓に形成された第３導伝体および第４導伝体を同時に接
続する電極からなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58055822A JPS59181668A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58055822A JPS59181668A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59181668A true JPS59181668A (ja) | 1984-10-16 |
Family
ID=13009644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58055822A Pending JPS59181668A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59181668A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6627950B1 (en) | 1988-12-27 | 2003-09-30 | Siliconix, Incorporated | Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry |
-
1983
- 1983-03-31 JP JP58055822A patent/JPS59181668A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6627950B1 (en) | 1988-12-27 | 2003-09-30 | Siliconix, Incorporated | Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry |
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