JPS59177970A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS59177970A JPS59177970A JP58053407A JP5340783A JPS59177970A JP S59177970 A JPS59177970 A JP S59177970A JP 58053407 A JP58053407 A JP 58053407A JP 5340783 A JP5340783 A JP 5340783A JP S59177970 A JPS59177970 A JP S59177970A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、化合物半導体を拐料とし且つ絶縁膜を設ける
ことが必要である半導体装置及びその製造方法の改良に
関する。
ことが必要である半導体装置及びその製造方法の改良に
関する。
技術の背景
Ｇ ａ Ａｓ或いはＩｎＧａＡｓＰ等の化合物半導体は
、それ等の材料としての特徴を活かして、超高周波用電
界効果トランジスタや発光素子などの半導体装置を実現
するのに用いられている。
、それ等の材料としての特徴を活かして、超高周波用電
界効果トランジスタや発光素子などの半導体装置を実現
するのに用いられている。
このような半導体装置には当然のことながら絶縁膜が必
要とされる。
要とされる。
例えば、表面を保護する為、通常、二酸化シリコン（Ｓ
ｉＯ２）膜或いは窒化シリコン（Ｓ ｉ ３（２） Ｎ４）膜等が形成されている。
ｉＯ２）膜或いは窒化シリコン（Ｓ ｉ ３（２） Ｎ４）膜等が形成されている。
前記したＳｉｏ２膜やＳｉ３Ｎ４膜ばシリコン（Ｓｉ）
系の半導体装置の絶縁膜としては優れた特性を有してい
るが、化合物半導体系の半導体装置に用いるには必ずし
も好ましいものではない。
系の半導体装置の絶縁膜としては優れた特性を有してい
るが、化合物半導体系の半導体装置に用いるには必ずし
も好ましいものではない。
その理由は、前記ＳｉＯ２膜或いはＳｉ３Ｎ。
膜が下地であるＧａＡｓ等化合物半導体とは結晶学的に
異種のものであり、従って、両者の界面ば化学的に不安
定で、界面準位密度が大きい。その為、前記化合物半導
体を用いた半導体装置の電気的特性は変動し易く、しか
も、その変動は周囲雰囲気に強く影響されて発生する。
異種のものであり、従って、両者の界面ば化学的に不安
定で、界面準位密度が大きい。その為、前記化合物半導
体を用いた半導体装置の電気的特性は変動し易く、しか
も、その変動は周囲雰囲気に強く影響されて発生する。
従来技術と問題点
前記したように、化合物半導体装置に於ける絶縁膜とし
てＳ ｉ Ｏ２膜或いはＳ ｉ ３ Ｎ ４膜は好適と
は謂い難いので、かねてより、これに代るべき絶縁膜に
関して種々検討されている。
てＳ ｉ Ｏ２膜或いはＳ ｉ ３ Ｎ ４膜は好適と
は謂い難いので、かねてより、これに代るべき絶縁膜に
関して種々検討されている。
例えば、Ｓｉに対するＳｉｏ２のように、化合物半導体
装置の表面保護膜としては、下地の化合物半導体と結晶
学的に同種の物質の酸化膜が望ま（３） しいとの観点から、ＧａＡｓに対しては、プラズマ酸化
法或いは陽極酸化法等に依りＧａＡｓの酸化膜を形成す
る試みがなされている。
装置の表面保護膜としては、下地の化合物半導体と結晶
学的に同種の物質の酸化膜が望ま（３） しいとの観点から、ＧａＡｓに対しては、プラズマ酸化
法或いは陽極酸化法等に依りＧａＡｓの酸化膜を形成す
る試みがなされている。
然し乍ら、いずれの技法にも製造プロセス上の難点があ
り、また、形成された酸化膜も化学的に不安定であって
、現在に至るまで好ましい成果は得られていない。
り、また、形成された酸化膜も化学的に不安定であって
、現在に至るまで好ましい成果は得られていない。
このような状況下にある為、化合物半導体装置に於いて
は、化学気相堆積法（ＣＶＤ法）に依り形成したＳｉＯ
２膜或いばＳ ｉ ３ Ｎ ４膜を使用せざるを得ない
状態にあり、従って、その製造に際しては、少しでも良
質の被膜を得る為、取り扱い及び製造現場の環境を良好
にするのに細心の注意が必要とされ、製造プロセスの管
理は容易とは謂い難い。
は、化学気相堆積法（ＣＶＤ法）に依り形成したＳｉＯ
２膜或いばＳ ｉ ３ Ｎ ４膜を使用せざるを得ない
状態にあり、従って、その製造に際しては、少しでも良
質の被膜を得る為、取り扱い及び製造現場の環境を良好
にするのに細心の注意が必要とされ、製造プロセスの管
理は容易とは謂い難い。
しかも、前記の如く、５ｉ０２膜或いはＳｉ３Ｎ４膜と
下地の化合物半導体との界面特性は良好ではないから、
例えば化合物半導体を用いたＦＥＴとしては、ゲー１〜
としてショットキ・ゲート電極を用いたＭＥＳ−ＦＥＴ
に限られ、化合物半導（４） 体層（或いは基板）上に絶縁膜を介してゲート電極を形
成する構成を持つＭｉｓ−ＦＥＴ或いはＭＯＳ−ＦＥＴ
は製作することができない。
下地の化合物半導体との界面特性は良好ではないから、
例えば化合物半導体を用いたＦＥＴとしては、ゲー１〜
としてショットキ・ゲート電極を用いたＭＥＳ−ＦＥＴ
に限られ、化合物半導（４） 体層（或いは基板）上に絶縁膜を介してゲート電極を形
成する構成を持つＭｉｓ−ＦＥＴ或いはＭＯＳ−ＦＥＴ
は製作することができない。
次に、その−例を説明する。
通常のＧａＡｌ−ＦＥＴに使用されるエピタキシャル成
長のＧａＡｓ層の上にＣＶＤ法にて厚みｔ＝５０００
Ｃ人〕の５ｉ０２膜を形成する。
長のＧａＡｓ層の上にＣＶＤ法にて厚みｔ＝５０００
Ｃ人〕の５ｉ０２膜を形成する。
ここで使用したエピタキシャル成長のＧａＡｓ層に於け
るｎ型不純物濃度は９．２９ｘｌＯ”（ｃｍ−３）であ
り、普通のＧａＡｓ−ＦＥＴに多用されているものであ
る。
るｎ型不純物濃度は９．２９ｘｌＯ”（ｃｍ−３）であ
り、普通のＧａＡｓ−ＦＥＴに多用されているものであ
る。
前記５ｉ０２膜上に蒸着法にて金（Ａｕ）膜を形成し、
そのＡｕ膜を円形にバターニングしてショットキ・コン
タクト電極とする。
そのＡｕ膜を円形にバターニングしてショットキ・コン
タクト電極とする。
Ｓ ｉ Ｏ２膜の一部を除去して前記ｎ型ＧａＡｓ層に
オーミック・コンタクトするオーミック電極を形成する
。
オーミック・コンタクトするオーミック電極を形成する
。
前記のようにして形成した試料が第１図（ａ）に示され
ている。
ている。
図に於いて、１は半絶縁性ＧａＡｓ基板、２は（５）
エピタキシャル成長のｎ型ＧａＡｓ層、３は５ｉ０２膜
、４ば円形を成すショットキ・コンタクト電極、５はオ
ーミック・コンタクト電極をそれぞれ示している。
、４ば円形を成すショットキ・コンタクト電極、５はオ
ーミック・コンタクト電極をそれぞれ示している。
第１図（ａ）に示した試料は、所謂、ＭＯＳダイオード
であり、第１図（ｂ）には、このＭＯＳダイオードの容
量（以下ＭＯＳ容量と呼ぶ）が印加電圧に依って変化す
る様子を表わしである。
であり、第１図（ｂ）には、このＭＯＳダイオードの容
量（以下ＭＯＳ容量と呼ぶ）が印加電圧に依って変化す
る様子を表わしである。
図では、縦軸にＭＯＳ容量（ｐ Ｆ）を、横軸に印加電
圧〔Ｖ〕を採ってあり、理論値曲線（実線）と実験値曲
線（白丸及び実線）とを併せ示しである。尚、理論値及
び実験値とも同一面積で比較しであることは勿論である
。
圧〔Ｖ〕を採ってあり、理論値曲線（実線）と実験値曲
線（白丸及び実線）とを併せ示しである。尚、理論値及
び実験値とも同一面積で比較しであることは勿論である
。
さて、理論値曲線を見ると、印加電圧が＋２０（Ｖ）か
ら−２０（Ｖ）まで変化したとき、ＭＯＳ容量は０．２
（ｐＦ）から０．１８５ ＣｐＦ〕となり、約１５〔
％〕減少している。然し乍ら、実験値曲線ではＭＯＳ容
量が０．２ （ｐＦ）から全く変化していない。このこ
とは、Ｓ ｉ ０２膜３とｎ型ＧａＡｓ層２との界面に
大きな表面準位が（６） 存在し、外部から印加した電圧をいくら変化させてもそ
の電圧はＳ ｉ ０２膜３の−に下側面のみに加わり、
ｎ型ＧａＡｓ層２側には印加されないことを意味してい
る。
ら−２０（Ｖ）まで変化したとき、ＭＯＳ容量は０．２
（ｐＦ）から０．１８５ ＣｐＦ〕となり、約１５〔
％〕減少している。然し乍ら、実験値曲線ではＭＯＳ容
量が０．２ （ｐＦ）から全く変化していない。このこ
とは、Ｓ ｉ ０２膜３とｎ型ＧａＡｓ層２との界面に
大きな表面準位が（６） 存在し、外部から印加した電圧をいくら変化させてもそ
の電圧はＳ ｉ ０２膜３の−に下側面のみに加わり、
ｎ型ＧａＡｓ層２側には印加されないことを意味してい
る。
ごのような現象は、勿論、ＧａＡｓ−ＭＥＳ −ＦＥＴ
の場合にも悪影響を及ぼすであろうことが容易に類推さ
れる。即ち、表面保護膜として用いられたＳ ｉ Ｏ２
ＩＱが能動層であるＧａＡｓ層表面に大きな表面学位を
形成し、ＦＥＴ特性を劣化させると考えられる。
の場合にも悪影響を及ぼすであろうことが容易に類推さ
れる。即ち、表面保護膜として用いられたＳ ｉ Ｏ２
ＩＱが能動層であるＧａＡｓ層表面に大きな表面学位を
形成し、ＦＥＴ特性を劣化させると考えられる。
次に、ＧａＡｓ−ＭＥＳ−ＦＥＴの高周波特性と表面準
位との関係を具体的に検討してのよう。
位との関係を具体的に検討してのよう。
第２図はごく一般的なＧａＡｓ−ＭＦ、５−ＦＥＴの要
部切断側面図であって、（ａ）、（ｂ）。
部切断側面図であって、（ａ）、（ｂ）。
（Ｃ）はそれぞれ構造が若干相違するものを例示してい
る。
る。
図に於いて、１１は半絶縁性ＧａＡｓ基板、１２はＱａ
Ａｓ活性層、１３はリセス、１４はソース電極、１５は
トレイン電極、１６はゲート電極、１７は表面保護膜、
Ｌｒはリセス幅をそれぞれ示（７） している。尚、第２図（ａ）、（ｂ）、（Ｃ）のそれぞ
れに示したＭＥＳ−ＦＥＴは、 Ｌｒ＝１Ｃμｍ〕 ■−ｒ＝２Ｃμｍ〕 Ｌｒ＝３Ｃμｍ〕 であるとし、それぞれを順にタイプＡ、タイプＢ。
Ａｓ活性層、１３はリセス、１４はソース電極、１５は
トレイン電極、１６はゲート電極、１７は表面保護膜、
Ｌｒはリセス幅をそれぞれ示（７） している。尚、第２図（ａ）、（ｂ）、（Ｃ）のそれぞ
れに示したＭＥＳ−ＦＥＴは、 Ｌｒ＝１Ｃμｍ〕 ■−ｒ＝２Ｃμｍ〕 Ｌｒ＝３Ｃμｍ〕 であるとし、それぞれを順にタイプＡ、タイプＢ。
タイプＣとする。また、図では、別個に表わされている
が、これ等三つのタイプとも同一のウェハ内に形成され
ているものとする。
が、これ等三つのタイプとも同一のウェハ内に形成され
ているものとする。
ところで、従来、この種のＭＢＳ−ＦＥＴは、リセスの
幅Ｌ ｒが高周波特性に極めて敏感に影響することが知
られている。例えば、前記三つのタイプのＭ、ＥＳ−Ｆ
ＥＴを ゲート幅ｗｇ＝０．６（■■〕 ソース・ドレイン間電圧Ｖｐｇ＝ １０ 〔Ｖ）ソース
・ドレイン間電流ＩＤ５−７５ （ｍＡ）とし、１６
、５ （Ｇｌｌｚ）で動作させて入出力特性（Ｐｉｎ−
Ｐｏｕｔ特性）を測定すると第３図に見られるような一
連のデータを得ることができた。
幅Ｌ ｒが高周波特性に極めて敏感に影響することが知
られている。例えば、前記三つのタイプのＭ、ＥＳ−Ｆ
ＥＴを ゲート幅ｗｇ＝０．６（■■〕 ソース・ドレイン間電圧Ｖｐｇ＝ １０ 〔Ｖ）ソース
・ドレイン間電流ＩＤ５−７５ （ｍＡ）とし、１６
、５ （Ｇｌｌｚ）で動作させて入出力特性（Ｐｉｎ−
Ｐｏｕｔ特性）を測定すると第３図に見られるような一
連のデータを得ることができた。
第３図では○がタイプＡ、・がタイプＢ１０が（８）
タイプＣのそれぞれの特性を表わしている。
図から判るように、タイプ八に於いては、そのリニア・
ゲインは６ （ｄＢ’ｌ程度であるが、入力電力Ｐｉｎ
が２０ （ｄ Ｂｍ ） ぐらいまでは飽和することが
なく、入出力特性の直線性（Ｐｉｎ−Ｐｏｕｔの直線性
）が極めて良好であり、また、電力付加効率ηａｄｄは
３０ 〔％〕にも達する。然し乍ら、高周波動作時のゲ
ート電流１ｇ（ＲＦ）はマイナス方向に極めて大きな値
となり実用に耐えない。
ゲインは６ （ｄＢ’ｌ程度であるが、入力電力Ｐｉｎ
が２０ （ｄ Ｂｍ ） ぐらいまでは飽和することが
なく、入出力特性の直線性（Ｐｉｎ−Ｐｏｕｔの直線性
）が極めて良好であり、また、電力付加効率ηａｄｄは
３０ 〔％〕にも達する。然し乍ら、高周波動作時のゲ
ート電流１ｇ（ＲＦ）はマイナス方向に極めて大きな値
となり実用に耐えない。
タイプＢに於いては、そのリニア・ゲインは８（ｄ Ｂ
）程度であり、出力の飽和はＰｉｎ＝１４（ｄＢｍ）程
度から始まり、ηａｄｄは１５〔％〕をやっと越える程
度である。また、Ｉｇは一旦マイナス方向に数百〔μＡ
〕程度流れた後にプラス方向に流れる。
）程度であり、出力の飽和はＰｉｎ＝１４（ｄＢｍ）程
度から始まり、ηａｄｄは１５〔％〕をやっと越える程
度である。また、Ｉｇは一旦マイナス方向に数百〔μＡ
〕程度流れた後にプラス方向に流れる。
タイプＣに於いては、そのリニア・ゲインが１０ （ｄ
Ｂ）と高いが、Ｐｉｎ＝１０ （ｄＢｍ’ｌで既に飽和
が始まっていて、ηａｄｄは１５ 〔％〕にも達しない
ことがしばしばある。Ｔｇ（ＲＦ）は殆ど流れず、マイ
ナス方向に数〔μＡ〕流れ、Ｐｉｎ（９） を２０ （ｄＢｍ）程度に増加させるとプラス方向に流
れるようになる。
Ｂ）と高いが、Ｐｉｎ＝１０ （ｄＢｍ’ｌで既に飽和
が始まっていて、ηａｄｄは１５ 〔％〕にも達しない
ことがしばしばある。Ｔｇ（ＲＦ）は殆ど流れず、マイ
ナス方向に数〔μＡ〕流れ、Ｐｉｎ（９） を２０ （ｄＢｍ）程度に増加させるとプラス方向に流
れるようになる。
この種のＦＥＴとしては、理想的に見た場合、Ｉｇ（Ｒ
Ｆ）が全く流れず、出力飽和も起り難く、効率も３０
〔％〕以上であることが望ましいが、実際には、信頼性
を考えて、Ｉｇ（ＲＦ）が殆ど流れないタイプＣの構成
を採るか或いはタイプＣとタイプＢの中間の構成を採る
ことに依り最適化がはかられている。
Ｆ）が全く流れず、出力飽和も起り難く、効率も３０
〔％〕以上であることが望ましいが、実際には、信頼性
を考えて、Ｉｇ（ＲＦ）が殆ど流れないタイプＣの構成
を採るか或いはタイプＣとタイプＢの中間の構成を採る
ことに依り最適化がはかられている。
さて、次に、相互コンダクタンス９１の周波数分散とリ
セス幅Ｌｒとの関係を検討する。
セス幅Ｌｒとの関係を検討する。
前記三つのタイプＡ、Ｂ、ＣのＧａＡｓ−ＭＥＳ−ＦＥ
Ｔの高周波特性には、第３図に見られるように、極めて
大きな差異が見られるにも拘わらず、それ等三種類のＦ
ＥＴの静特性（カーブ・トレーサで観測したＴＤＳ
ＶＤＳ特性）には大きな差が見られない為、リセス幅Ｌ
ｒが高周波特性に及ぼす影響に就いての原因は不明のま
まになっている。
Ｔの高周波特性には、第３図に見られるように、極めて
大きな差異が見られるにも拘わらず、それ等三種類のＦ
ＥＴの静特性（カーブ・トレーサで観測したＴＤＳ
ＶＤＳ特性）には大きな差が見られない為、リセス幅Ｌ
ｒが高周波特性に及ぼす影響に就いての原因は不明のま
まになっている。
然し乍ら、本発明の発明者の一人である尾関を（１０）
含むグループは、ＧａＡｓ−ＭＥＳ−ＦＥＴに於ける９
ｙの周波数特性を測定することに依り、これ等の問題を
解明した（Ｍ、０ｚｅｋｉ、に、Ｋ。
ｙの周波数特性を測定することに依り、これ等の問題を
解明した（Ｍ、０ｚｅｋｉ、に、Ｋ。
ｄａｍａ ａｎｄ Ａ、Ｓｈｉｂａｔｏｍｉ。
−Ｄｉｓｐｅｒｓｉｏｎ Ｍｅａｓｕｒｅｍｅｎｔ
ｏｆ Ｔｒａｎｓｃｏｎ、ｄｕｃｔａｎｃｅ″９ｔ
ｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｊ
ｕｍ ｏｎ ＧａＡｓ ａｎｄ Ｒｅ１ａｔｅ
ｄ Ｃｏｍｐｏｕｎｄ、 Ｉｎ、ｓｔ、ｏｆＰｈ
ｙｓ、Ｃｏｎｆ、Ｓｅｒ、６３ ｐ、３２３〜３２８
）。
ｏｆ Ｔｒａｎｓｃｏｎ、ｄｕｃｔａｎｃｅ″９ｔ
ｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｊ
ｕｍ ｏｎ ＧａＡｓ ａｎｄ Ｒｅ１ａｔｅ
ｄ Ｃｏｍｐｏｕｎｄ、 Ｉｎ、ｓｔ、ｏｆＰｈ
ｙｓ、Ｃｏｎｆ、Ｓｅｒ、６３ ｐ、３２３〜３２８
）。
第４図は前記９１の周波数分散を測定した際に用いた測
定回路のブロック図である。
定回路のブロック図である。
図に於いて、ＯＳＣは発振器、ＤＯ３は直流電源、ＢＣ
はバイアス回路、ＭＣは整合回路、ＳＡＭは試料、ＷＢ
Ａは広帯域増幅器、ＰＳＡは位相検知増幅器、ＤＣＡは
直流増幅器をそれぞれ示している。
はバイアス回路、ＭＣは整合回路、ＳＡＭは試料、ＷＢ
Ａは広帯域増幅器、ＰＳＡは位相検知増幅器、ＤＣＡは
直流増幅器をそれぞれ示している。
この測定回路では、試料ＳＡＭに直流のゲー１−・バイ
アス電圧及びドレイン電圧を印加した後、それぞれの周
波数で小振幅の入力信号が試料のゲ−１−に印加して測
定を行なうものであるが、その詳細は前掲の文献を見る
と良い。
アス電圧及びドレイン電圧を印加した後、それぞれの周
波数で小振幅の入力信号が試料のゲ−１−に印加して測
定を行なうものであるが、その詳細は前掲の文献を見る
と良い。
第５図は第４図の測定回路に依って測定されたごく標準
的に生産されているＧａＡｓ−ＭＥＳ−ＦＥＴに於ける
９、、、の周波数特性を表わした線図であり、縦軸には
規格化された相互コンダクタンスを、横軸には周波数Ｃ
＋＋Ｚ ）をそれぞれ採り、ｇｌは０ 、２ Ｃｌ１ｚ
）に於けるそれで規格化しである。尚、このデータを得
た際のＶＯＳは０．０５ （Ｖ） 、また、ＶＧＳ（
ゲート・ソース間電圧）は−０，５〔Ｖ〕とした。
的に生産されているＧａＡｓ−ＭＥＳ−ＦＥＴに於ける
９、、、の周波数特性を表わした線図であり、縦軸には
規格化された相互コンダクタンスを、横軸には周波数Ｃ
＋＋Ｚ ）をそれぞれ採り、ｇｌは０ 、２ Ｃｌ１ｚ
）に於けるそれで規格化しである。尚、このデータを得
た際のＶＯＳは０．０５ （Ｖ） 、また、ＶＧＳ（
ゲート・ソース間電圧）は−０，５〔Ｖ〕とした。
同図（ａ）は、５ｈｏ２膜を表面保護膜として設けたＦ
ＥＴの周波数特性であり、１００〜２００（Ｈｚ）で９
１の周波数分散が起きている。
ＥＴの周波数特性であり、１００〜２００（Ｈｚ）で９
１の周波数分散が起きている。
同図（ｂ）は、（ａ）に示したデータを得た試料に於け
る５ｉ０２からなる表面保護膜を例えば化学エツチング
法にて除去し、それについて前記と同様にして９１の周
波数分散を測定した結果を示、 すものであり、この
データでは９１の周波数分散は無くなっていることが判
る。
る５ｉ０２からなる表面保護膜を例えば化学エツチング
法にて除去し、それについて前記と同様にして９１の周
波数分散を測定した結果を示、 すものであり、この
データでは９１の周波数分散は無くなっていることが判
る。
この結果、９１の周波数分散にはＦＥＴの表面に何等か
の原因があることが認められる。
の原因があることが認められる。
第６図は、第５図（ａ）のデータを得た試料と同種の試
料に於いてゲート・バイアス電圧を種々変化させた場合
の乳の周波数特性を測定した結果を表わす線図である。
料に於いてゲート・バイアス電圧を種々変化させた場合
の乳の周波数特性を測定した結果を表わす線図である。
このデータに依れば、ゲート・バイアスを深くする（Ｖ
ｇをマイナス方向に増加させる）につれてぬの周波数分
散度は減少し、Ｖｇ＝−２，０（■〕では殆ど無くなっ
ていることが判る。
ｇをマイナス方向に増加させる）につれてぬの周波数分
散度は減少し、Ｖｇ＝−２，０（■〕では殆ど無くなっ
ていることが判る。
これからすると、前記９．の周波数特性は、ゲート・バ
イアス電圧が浅い場合には、ゲート下の空乏層幅も浅い
ので、表面準位が作る空乏層（表面空乏層）に強く影響
を受け、そして、ゲート・バイアスが深い場合には、ゲ
ート下の空乏層幅も深くなり、表面空乏層の影響は受け
ないものと考えられる。
イアス電圧が浅い場合には、ゲート下の空乏層幅も浅い
ので、表面準位が作る空乏層（表面空乏層）に強く影響
を受け、そして、ゲート・バイアスが深い場合には、ゲ
ート下の空乏層幅も深くなり、表面空乏層の影響は受け
ないものと考えられる。
（１３）
第７図は、一枚のウェハを半分に切断し、それぞれの分
断ウェハに、表面保護膜を形成するプロセスは別として
、その他のプロセスを全く同じにして作製したＦＥＴに
関する九の周波数特性を表わす線図である。尚、測定を
行なった際、ＶＯＳは０．０５ （Ｖ） 、Ｖｃｓは
一〇、５ （Ｖ）とした。
断ウェハに、表面保護膜を形成するプロセスは別として
、その他のプロセスを全く同じにして作製したＦＥＴに
関する九の周波数特性を表わす線図である。尚、測定を
行なった際、ＶＯＳは０．０５ （Ｖ） 、Ｖｃｓは
一〇、５ （Ｖ）とした。
図に依れば、ＳｉＯ２膜を表面保護膜とするＦＥＴは１
００〜２００ （Ｈｚ） （画点Ａ）に周波数分散が
見られるのに対して、Ｓ ｉ ３ Ｎ ４膜を表面保護
膜とするＦＥＴは１０（Ｈｚ）（画点Ｂ）に於いて周波
数分散が観測されている。このデータからすると、表面
保護膜に依って、ＦＥＴの表面、正確には表面保護膜と
の界面に於ける特性が大きな影響を受けることが判る。
００〜２００ （Ｈｚ） （画点Ａ）に周波数分散が
見られるのに対して、Ｓ ｉ ３ Ｎ ４膜を表面保護
膜とするＦＥＴは１０（Ｈｚ）（画点Ｂ）に於いて周波
数分散が観測されている。このデータからすると、表面
保護膜に依って、ＦＥＴの表面、正確には表面保護膜と
の界面に於ける特性が大きな影響を受けることが判る。
尚、１０５ （Ｈｚ）（画点Ｃ）に於ける周波数分散は
、能動層とバッファ層との界面に於けるトラップに依る
ものと解されている。
、能動層とバッファ層との界面に於けるトラップに依る
ものと解されている。
第８図は、前記したように、リセス幅Ｌｒを変化させた
タイプＡ、Ｂ、ＣのＦＥＴに関して測定した９１の周波
数特性を表わす線図であり、縦軸に（１４） は規格化された相互コンダクタンスを、横軸には周波数
ｆ：１ｌｚ）をそれぞれ採っである。尚、このデータを
ｉ＃た際のＶＤＳば０．０５ 〔Ｖ） 、Ｖｃｓは一
〇、５ （Ｖ）とした。
タイプＡ、Ｂ、ＣのＦＥＴに関して測定した９１の周波
数特性を表わす線図であり、縦軸に（１４） は規格化された相互コンダクタンスを、横軸には周波数
ｆ：１ｌｚ）をそれぞれ採っである。尚、このデータを
ｉ＃た際のＶＤＳば０．０５ 〔Ｖ） 、Ｖｃｓは一
〇、５ （Ｖ）とした。
図から判るように、リセス幅Ｌｒが広くなるにつれて高
周波側で９、の減少程度が大きくなることが明らかであ
る。前記したように、このデータを得るに当ってはゲー
ト・バイアス電圧ＶＣＳをＶＣＳ＝−０，５（Ｖ）とし
であるが、これを第６図の測定を行なった際と同様に、
ゲート・バイアスを深くする（マイナス方向に絶対値を
増大させる）と、９１の減少度合は小さくなり、三つの
タイプに於ける差はなくなることが実験的に確認されて
いる。
周波側で９、の減少程度が大きくなることが明らかであ
る。前記したように、このデータを得るに当ってはゲー
ト・バイアス電圧ＶＣＳをＶＣＳ＝−０，５（Ｖ）とし
であるが、これを第６図の測定を行なった際と同様に、
ゲート・バイアスを深くする（マイナス方向に絶対値を
増大させる）と、９１の減少度合は小さくなり、三つの
タイプに於ける差はなくなることが実験的に確認されて
いる。
この実験結果からすると、前記第３図に見られるＰｉｎ
−Ｐｏｕｔに於げる直線性の差に関する実験結果の説明
がつくことになる。
−Ｐｏｕｔに於げる直線性の差に関する実験結果の説明
がつくことになる。
即ち、若し、適用周波数ｆ ＝１６．５ （Ｇｌｌｚ）
でＶＤ！；−ｒｏｓ特性を測定することができたとすれ
ば、そのデータは第９図に見られる通りになっている筈
であると考えられる。
でＶＤ！；−ｒｏｓ特性を測定することができたとすれ
ば、そのデータは第９図に見られる通りになっている筈
であると考えられる。
第９図（ａ）はリセス幅Ｌｒが広くて、且つ、Ｐｉｎ−
Ｐｏｕｔの直線性が悪いもの、例えば、タイプＣの如き
ＦＥＴに関する特性である。
Ｐｏｕｔの直線性が悪いもの、例えば、タイプＣの如き
ＦＥＴに関する特性である。
第９図（ｂ）はリセス幅Ｌｒが狭くて、且つ、Ｐｉｎ−
Ｐｏｕｔの直線性が良好であるもの、例えば、タイプＡ
の如きＦＥＴに関する特性である。
Ｐｏｕｔの直線性が良好であるもの、例えば、タイプＡ
の如きＦＥＴに関する特性である。
さて、ＶＤｓ＝＋ Ｌ Ｏ（Ｖ）にバイアスされた二つ
のＦＥＴは、入力信号の振幅が小さいうちは良い直線性
を示すが、入力信号の振幅が大きくなると、同図（ａ）
に関するＦＥＴの場合には、領域Ｒに於いてｒｏｓが飽
和することになる。これは、同図（ｂ）に関するＦＥＴ
と同じ入力電力が加わったにも拘わらず、１０５の変化
が小さく、従って出力電力も大きくならないことを意味
する。
のＦＥＴは、入力信号の振幅が小さいうちは良い直線性
を示すが、入力信号の振幅が大きくなると、同図（ａ）
に関するＦＥＴの場合には、領域Ｒに於いてｒｏｓが飽
和することになる。これは、同図（ｂ）に関するＦＥＴ
と同じ入力電力が加わったにも拘わらず、１０５の変化
が小さく、従って出力電力も大きくならないことを意味
する。
これば、とりもなおさず、表面保護膜の影響に依って、
ＦＥＴの表面に準位が作られていて、その準位に依って
、ＧａＡｓ層表面から内部に空乏層が延びてゲート電圧
の振幅変化に悪影響を与え、Ｐｉｎ−Ｐｏｕｔの直線性
を悪くしていると考えることができる。
ＦＥＴの表面に準位が作られていて、その準位に依って
、ＧａＡｓ層表面から内部に空乏層が延びてゲート電圧
の振幅変化に悪影響を与え、Ｐｉｎ−Ｐｏｕｔの直線性
を悪くしていると考えることができる。
発明の目的
本発明は、化合物半導体からなる能動層の表面に界面特
性が良好である絶縁膜を形成することに依り、前記した
諸問題を解消しようとするものである。
性が良好である絶縁膜を形成することに依り、前記した
諸問題を解消しようとするものである。
発明の構成
本発明では、ゲート電極、ソース電極、ドレイン電極に
接している能動層表面以外の能動層上に該能動層を構成
する化合物半導体の成分のうちの少なくとも一つの成分
とアルミニウムとを含み前記能動層を構成する化合物半
導体の禁止帯幅より広いそれを有する化合物半導体から
なる半絶縁性或いは絶縁性の薄膜を形成するようにして
いる。
接している能動層表面以外の能動層上に該能動層を構成
する化合物半導体の成分のうちの少なくとも一つの成分
とアルミニウムとを含み前記能動層を構成する化合物半
導体の禁止帯幅より広いそれを有する化合物半導体から
なる半絶縁性或いは絶縁性の薄膜を形成するようにして
いる。
発明の実施例
第１０図は高抵抗Ａ７！ＧａＡｓ薄膜を成長させる装置
の要部説明図である。
の要部説明図である。
図に於いて、２１は反応室、２２ば高周波加熱コイル（
ワーク・コイル）、２３はガス送入管、２４は排気管、
２５はカーボン・サセプタ、２６（１７） はミラー、２７は赤外線輻射温度計、２８は基板をそれ
ぞれ示している。尚、サセプタ２５は反応室２１内で回
転し得るようになっていて、また、基板２８はＧａＡＳ
からなっているものとする。
ワーク・コイル）、２３はガス送入管、２４は排気管、
２５はカーボン・サセプタ、２６（１７） はミラー、２７は赤外線輻射温度計、２８は基板をそれ
ぞれ示している。尚、サセプタ２５は反応室２１内で回
転し得るようになっていて、また、基板２８はＧａＡＳ
からなっているものとする。
この成長装置を用いて成長作業を行なう場合について説
明する。
明する。
即ち、可回転のカーボン・サセプタ２５に基板２８を載
置する。カーボン・サセプタ２５は高周波加熱コイル２
２に依り加熱されていて、その温度はミラー２６を介し
て赤外線輻射温度計２７に依り監視されいる。ガス送入
管２３からは、ＡＪＧａＡｓの原料となるトリ・メチル
・アルミニウム（ＴＭＡ：Ａ＃ （ＣＨ３）３）、）す
・メチル・ガリウム（ＴＭＧ：Ｇａ （ＣＨ３）３）、
”？Ｊレシン（ＡＳＨ３）及びキャリヤ・ガスである水
素（Ｈ２）が送入されるが、その流量や流れ方向はバル
ブ、フロー・メータ等から構成されるガス制御部で予め
精度良く制御されている。Ａ７！ＧａＡＳの成長は、Ｔ
ＭＡ及びＴＭＧがカーボン・サセプタ２５を介して熱っ
せられたＧａＡｓ基板２８（１８） の表面で熱分解することに依り行なわれ１、その反応式
は次の通りである。即ち、 前記説明では本発明に於ける半絶縁性或いは絶縁性の薄
膜を単に高抵抗ＡｌｌＧａＡｓと表現しであるが、実際
には、例えばＡｊ！、ＧａトｘＡｓとして表わされるこ
とは良く知られている。
置する。カーボン・サセプタ２５は高周波加熱コイル２
２に依り加熱されていて、その温度はミラー２６を介し
て赤外線輻射温度計２７に依り監視されいる。ガス送入
管２３からは、ＡＪＧａＡｓの原料となるトリ・メチル
・アルミニウム（ＴＭＡ：Ａ＃ （ＣＨ３）３）、）す
・メチル・ガリウム（ＴＭＧ：Ｇａ （ＣＨ３）３）、
”？Ｊレシン（ＡＳＨ３）及びキャリヤ・ガスである水
素（Ｈ２）が送入されるが、その流量や流れ方向はバル
ブ、フロー・メータ等から構成されるガス制御部で予め
精度良く制御されている。Ａ７！ＧａＡＳの成長は、Ｔ
ＭＡ及びＴＭＧがカーボン・サセプタ２５を介して熱っ
せられたＧａＡｓ基板２８（１８） の表面で熱分解することに依り行なわれ１、その反応式
は次の通りである。即ち、 前記説明では本発明に於ける半絶縁性或いは絶縁性の薄
膜を単に高抵抗ＡｌｌＧａＡｓと表現しであるが、実際
には、例えばＡｊ！、ＧａトｘＡｓとして表わされるこ
とは良く知られている。
次に、Ａ Ａ ｘＧ ａ Ｉ−Ｘ Ａ Ｓ薄膜の混晶比
、即ち、Ｘ値について説明する。
、即ち、Ｘ値について説明する。
第１１図はＴＭＡとＴＭＧのモル比を変化させてＡｌｘ
ＧａＩ−ｘＡｓに於けるＸ値の変化を成長温度７００（
’Ｃ）の場合について測定したデータを表わす線図であ
る。
ＧａＩ−ｘＡｓに於けるＸ値の変化を成長温度７００（
’Ｃ）の場合について測定したデータを表わす線図であ
る。
この場合、モル比の変化は、ＴＭＧ流量を一定（３０（
ｃｃ／分〕）とし、ＴＭＡ流量を変化させることに依っ
て行ない、Ｘ値はＸ線２結晶法にて決定した。
ｃｃ／分〕）とし、ＴＭＡ流量を変化させることに依っ
て行ない、Ｘ値はＸ線２結晶法にて決定した。
図から判るように、気相中に於けるＡρ濃度を増加、即
ち、ＴＭＡ流量を増加させるとＸ値が増大する。
ち、ＴＭＡ流量を増加させるとＸ値が増大する。
次に、Ａ ７！ｙ Ｇ ａ ｌ−Ｘ Ａ Ｓ薄膜の成長
速度について説明する。
速度について説明する。
第１２図はＴＭＧの流量とＴＭＡの流量とを同量、具体
的には、成長温度７００〔℃〕に於いてｘ＝０．３に相
当するような量とし、その流量をパラメータにして横軸
に成長温度、縦軸に成長速度をそれぞれ採って測定値を
プロットした線図である。
的には、成長温度７００〔℃〕に於いてｘ＝０．３に相
当するような量とし、その流量をパラメータにして横軸
に成長温度、縦軸に成長速度をそれぞれ採って測定値を
プロットした線図である。
一般に、成長温度が上昇すると成長速度は低下する傾向
があるが、■族元素の輸送量が大きい程その変化は大で
ある。温度が７５０（”Ｃ）以下では成長速度は■族元
素の輸送量にほぼ比例する。
があるが、■族元素の輸送量が大きい程その変化は大で
ある。温度が７５０（”Ｃ）以下では成長速度は■族元
素の輸送量にほぼ比例する。
また、薄膜成長速度は全ガス流量に依っても変化する。
その値は、全ガス流量４００（ｃｃ／分〕のときで０．
０２７ Ｃμｍ７分１１．１０００（ｃｃ／分〕のとき
で０．０６７Ｃμｍ／分〕であり、その間は直線的比例
関係にあることが実験的に確認されている。
０２７ Ｃμｍ７分１１．１０００（ｃｃ／分〕のとき
で０．０６７Ｃμｍ／分〕であり、その間は直線的比例
関係にあることが実験的に確認されている。
次に、Ａ Ａ Ｘ Ｇ ａ ＋−ｘ Ａ Ｓ薄膜の均一
性について説明する。
性について説明する。
第１３図は全ガス流量をパラメータとし、横軸にはウェ
ハ内の位置を、縦軸には最大膜厚で規格化した膜厚とし
たときの実測値をそれぞれ採っである。
ハ内の位置を、縦軸には最大膜厚で規格化した膜厚とし
たときの実測値をそれぞれ採っである。
図から判るように、ガス流量が１０００（ｃｃ／分〕で
あると゛き、ウェハの中心付近から端に向かうにつれて
急激に膜厚が減少し、具体的な量としては、９〔鶴〕離
れた部分で２５ 〔％〕である。
あると゛き、ウェハの中心付近から端に向かうにつれて
急激に膜厚が減少し、具体的な量としては、９〔鶴〕離
れた部分で２５ 〔％〕である。
そして、ガス流量を減少させるとかなり均一となり、ガ
ス流量が３００（ｃｃ／分〕では２０（ｍ）に亙り±５
〔％〕以内に入っている。
ス流量が３００（ｃｃ／分〕では２０（ｍ）に亙り±５
〔％〕以内に入っている。
次に、Ａｌ２ｘＧａｌ−ｘＡｓ薄膜とＧａＡｓ能動層表
面の評価について説明する。
面の評価について説明する。
Ａｌ２ｘＧａｌ−ｘＡｓ薄膜をＧａＡｓ−ＭＥＳ−ＦＥ
Ｔの表面保護膜として用いる場合、最も重要な特性は、
表面保護膜と半導体層との界面に存在する表面準位及び
絶縁膜としての耐圧である。
Ｔの表面保護膜として用いる場合、最も重要な特性は、
表面保護膜と半導体層との界面に存在する表面準位及び
絶縁膜としての耐圧である。
ここでは、前記評価を行なう為、第１図（ａ）（２１）
に見られるＭＴＳダイオードと同様な構造を持つＭＩＳ
ダイオードを試作した。その構成は、高抵抗Ａｊ２ｘＧ
ａｌ−ｘＡｓ／ｎ型Ｇ ａ Ａ ｓ ／ ｎ＋型ＧａＡ
ｓである。
ダイオードを試作した。その構成は、高抵抗Ａｊ２ｘＧ
ａｌ−ｘＡｓ／ｎ型Ｇ ａ Ａ ｓ ／ ｎ＋型ＧａＡ
ｓである。
前記ｎ＋型ＧａＡｓ基板上のｎ型Ｇ ａ Ａ Ｓ能動層
は気相成長法を適用してノン・ドープで成長させたもの
であって、そのキャリヤ濃度は５〜１０×１０ＩＳ（ｃ
Ｉｌｌ−３〕である。
は気相成長法を適用してノン・ドープで成長させたもの
であって、そのキャリヤ濃度は５〜１０×１０ＩＳ（ｃ
Ｉｌｌ−３〕である。
このｎ型ＧａＡｓ能動層上に例えばＭＯＣＶＤ（ｍｅｔ
ａｌ ｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａ
ｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ法）を適用して高抵
抗Ａ １２ ｘＧ ａ Ｉ−ｘ Ａ Ｓ表面保護膜を成
長させる。
ａｌ ｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａ
ｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ法）を適用して高抵
抗Ａ １２ ｘＧ ａ Ｉ−ｘ Ａ Ｓ表面保護膜を成
長させる。
ところで、本発明は最終的にはＧａＡｓ−ＭＥＳ−ＦＥ
Ｔを得ることが目的であるから、ｎ型ＧａＡｓ能動層を
形成した後、ソース・ドレイン間の電流調整をする工程
が必要になる。従って、ここでの実験も、前記ｎ型Ｇａ
Ａｓ能動層を成長させた後、一旦、ウェハを成長装置か
ら取り出し、後記するような表面処理を行なって、しか
る後、高（２２） 抵抗Ａ １２ ｘＧ ａ Ｉ−Ｘ Ａ ３表面保護膜を
形成する工程を採って得られたものについて評価するこ
とにした。
Ｔを得ることが目的であるから、ｎ型ＧａＡｓ能動層を
形成した後、ソース・ドレイン間の電流調整をする工程
が必要になる。従って、ここでの実験も、前記ｎ型Ｇａ
Ａｓ能動層を成長させた後、一旦、ウェハを成長装置か
ら取り出し、後記するような表面処理を行なって、しか
る後、高（２２） 抵抗Ａ １２ ｘＧ ａ Ｉ−Ｘ Ａ ３表面保護膜を
形成する工程を採って得られたものについて評価するこ
とにした。
即ち、ｎ型ＧａＡｓ能動層並びに高抵抗ＡｆｆｘＧ ａ
Ｉ−ｘ Ａ ３表面保護膜とは不連続に作られるもの
であり、この工程を採ると、通常は界面状態が悪くなる
筈であるので、このような状態で厳しい評価をすること
が本発明の目的から見て不可欠と考えられる。
Ｉ−ｘ Ａ ３表面保護膜とは不連続に作られるもの
であり、この工程を採ると、通常は界面状態が悪くなる
筈であるので、このような状態で厳しい評価をすること
が本発明の目的から見て不可欠と考えられる。
さて、高抵抗ＡＡｘＧａｌ−ｘＡｓ表面保護膜の成長条
件は下記の通りである。
件は下記の通りである。
ｎ型ＧａＡｓ能動層を、例えば、９０Ｈ２ＳＣ１４・５
Ｈ２０２・５Ｈ２０の組成を有するエツチング液を用い
、温度３００じＫ〕、時間３０〔秒〕として約１．５
〔μｍ〕程度のエツチングを行ない、次いで、Ａ ｓ
Ｈ３の気流中で温度を８００ 〔℃〕として、そこに４
〔分〕間放置した後、Ａｓ／Ｇａ＋Ａβの比を４０に保
ち、成長温度を８００〔℃〕として、約５０〔分〕間で
厚さ１．４〔μｍ〕の高抵抗Ａ Ｉ！ ｙ Ｇ ａ Ｉ
−Ｘ Ａ ３表面保護膜を成長させた。この場合に於け
るＸ値は０．５５、依って、１−ｘは０．４５であった
。
Ｈ２０２・５Ｈ２０の組成を有するエツチング液を用い
、温度３００じＫ〕、時間３０〔秒〕として約１．５
〔μｍ〕程度のエツチングを行ない、次いで、Ａ ｓ
Ｈ３の気流中で温度を８００ 〔℃〕として、そこに４
〔分〕間放置した後、Ａｓ／Ｇａ＋Ａβの比を４０に保
ち、成長温度を８００〔℃〕として、約５０〔分〕間で
厚さ１．４〔μｍ〕の高抵抗Ａ Ｉ！ ｙ Ｇ ａ Ｉ
−Ｘ Ａ ３表面保護膜を成長させた。この場合に於け
るＸ値は０．５５、依って、１−ｘは０．４５であった
。
前記のようにして得られたウェハに於いて、その高抵抗
ＡβＸ Ｇ ａ Ｉ−Ｘ Ａ Ｓ表面保護膜とｎ型Ｇａ
Ａｓ能動層の一部を選択的にエツチングしてｎ＋型Ｇａ
Ａｓ基板の表面を露出させ、その上に金・ゲルマニウム
／金（Ａｕ−Ｇｅ／Ａｕ）の蒸着膜を形成し、窒素（Ｎ
２）の気流中で温度を４５０（’Ｃ）として２〔分〕間
の熱処理を行ない、その後、高抵抗Ａ ｌ！ Ｘ Ｇ
ａ Ｉ−Ｘ Ａ ｓ表面保護膜上にＡｕの蒸着膜を形成
し、ＭＩＳダイオードからなる試料を作製した。
ＡβＸ Ｇ ａ Ｉ−Ｘ Ａ Ｓ表面保護膜とｎ型Ｇａ
Ａｓ能動層の一部を選択的にエツチングしてｎ＋型Ｇａ
Ａｓ基板の表面を露出させ、その上に金・ゲルマニウム
／金（Ａｕ−Ｇｅ／Ａｕ）の蒸着膜を形成し、窒素（Ｎ
２）の気流中で温度を４５０（’Ｃ）として２〔分〕間
の熱処理を行ない、その後、高抵抗Ａ ｌ！ Ｘ Ｇ
ａ Ｉ−Ｘ Ａ ｓ表面保護膜上にＡｕの蒸着膜を形成
し、ＭＩＳダイオードからなる試料を作製した。
この試料に於ける界面準位の量を調べる為にＣ−Ｖ（容
量−電圧）特性を、また、高抵抗ＡＡつＧａＩ−ＸＡ３
表面保護膜の耐圧を調べる為にＩ−Ｖ（電流−電圧）特
性を測定する。
量−電圧）特性を、また、高抵抗ＡＡつＧａＩ−ＸＡ３
表面保護膜の耐圧を調べる為にＩ−Ｖ（電流−電圧）特
性を測定する。
Ｃ−Ｖ特性は測定周波数を変化させて測定する必要があ
るので第１４図に見られるような測定装置を用いた。
るので第１４図に見られるような測定装置を用いた。
図に於いて、３１はロック・イン増幅Ｗ （ＰＡＲ製Ｐ
ＡＲＩ ２６） 、３１Ａは比較出力端子、３２は電流
増幅器（ＰＡＲ製ＰＡＲ］、９４）、３３は関数発生器
、３４はＸ−Ｙレコーダ、３５は例えば０．１ 〔μＦ
〕のセラミック・コンデンサ、３６は２００（ＫΩ〕の
酸化被膜抵抗、３７は試料をそれぞれ示す。
ＡＲＩ ２６） 、３１Ａは比較出力端子、３２は電流
増幅器（ＰＡＲ製ＰＡＲ］、９４）、３３は関数発生器
、３４はＸ−Ｙレコーダ、３５は例えば０．１ 〔μＦ
〕のセラミック・コンデンサ、３６は２００（ＫΩ〕の
酸化被膜抵抗、３７は試料をそれぞれ示す。
この測定では、ロック・イン増幅器３１の比較出力端子
３１Ａから０．］ （Ｖ）Ｐ−Ｐの測定用正弦波電圧
を取り出し、試料３７に印加し、試料３７を流れる電流
を電流増幅器３２を通して測定する。その電流中、印加
電圧と同相の成分がコンダクタンスに、位相が９０°ず
れた成分がキャパシタンスにそれぞれ相当するものであ
る。Ｃ及びＧ（利得）の絶対値の較正及び位相の較正は
、セラミック・コンデンサ３５、酸化被膜抵抗３６を用
いて行なった。また、測定周波数としては、１１０ （
Ｈｚ） 、 １ （ＫＨｚ） 、 １０ （ＫＨｚ
） 、 １００（ＫＨｚ） 、 １ （ＭＨｚ）の
それぞれを適用した。尚、測定周波数ｔ（ＭＨｚ）の時
のキャパシタンスについてはブーントン７２Ｂキャパシ
タンス・メータ（２５） を使用して測定した。
３１Ａから０．］ （Ｖ）Ｐ−Ｐの測定用正弦波電圧
を取り出し、試料３７に印加し、試料３７を流れる電流
を電流増幅器３２を通して測定する。その電流中、印加
電圧と同相の成分がコンダクタンスに、位相が９０°ず
れた成分がキャパシタンスにそれぞれ相当するものであ
る。Ｃ及びＧ（利得）の絶対値の較正及び位相の較正は
、セラミック・コンデンサ３５、酸化被膜抵抗３６を用
いて行なった。また、測定周波数としては、１１０ （
Ｈｚ） 、 １ （ＫＨｚ） 、 １０ （ＫＨｚ
） 、 １００（ＫＨｚ） 、 １ （ＭＨｚ）の
それぞれを適用した。尚、測定周波数ｔ（ＭＨｚ）の時
のキャパシタンスについてはブーントン７２Ｂキャパシ
タンス・メータ（２５） を使用して測定した。
第１５図及び第１６図はそれぞれ測定周波数を１１０
Ｃｌ１ｚ） 、 １ （ＫＨｚ） 、 １０ （ＫＨｚ
） 、 １００ （ＫＨｚ） 、 １ （Ｍｔ（ｚ）と
した場合の室温（２９５じＫ））に於けるＣ−Ｖ特性及
びＧ−Ｖ特性を示す線図である。尚、このときの電圧掃
引速度βｒは２〔Ｖ／分〕であった。
Ｃｌ１ｚ） 、 １ （ＫＨｚ） 、 １０ （ＫＨｚ
） 、 １００ （ＫＨｚ） 、 １ （Ｍｔ（ｚ）と
した場合の室温（２９５じＫ））に於けるＣ−Ｖ特性及
びＧ−Ｖ特性を示す線図である。尚、このときの電圧掃
引速度βｒは２〔Ｖ／分〕であった。
図から判るように、逆バイアス時には、各周波数で得ら
れたＣ−■特性及びＧ−Ｖ特性にヒステリシスは観測さ
れていない。そして、Ｃ−■特性及びＧ−Ｖ特性とも、
測定周波数１（ＫＨｚ）以上の場合には一致し、特にＧ
は誤差範囲内で零になっている。
れたＣ−■特性及びＧ−Ｖ特性にヒステリシスは観測さ
れていない。そして、Ｃ−■特性及びＧ−Ｖ特性とも、
測定周波数１（ＫＨｚ）以上の場合には一致し、特にＧ
は誤差範囲内で零になっている。
このような結果からすると、その側型状態が１１０ （
Ｉｌｚ）以上の測定正弦波に追随することができる界面
準位密度は、ターマン（Ｔｅｒｍａｎ）法を用いて求め
た場合、１０ ＩＯ（ｃｍ−２−ｅ Ｖ−’）以下であ
ることが判明している。
Ｉｌｚ）以上の測定正弦波に追随することができる界面
準位密度は、ターマン（Ｔｅｒｍａｎ）法を用いて求め
た場合、１０ ＩＯ（ｃｍ−２−ｅ Ｖ−’）以下であ
ることが判明している。
ところで、順方向バイアス時には、Ｃ−■特性及びＧ−
Ｖ特性に時計回りのヒステリシスが観測（２６） されている。順方向バイアス時にはＧａＡｓ能動層から
ＡβｘＧａｌ−ｘＡｓ表面保護膜へ電子が注入される。
Ｖ特性に時計回りのヒステリシスが観測（２６） されている。順方向バイアス時にはＧａＡｓ能動層から
ＡβｘＧａｌ−ｘＡｓ表面保護膜へ電子が注入される。
バイアス電圧増加時には、その注入された電子がＡ Ｉ
ｔｙ Ｇ ａ Ｉ−ｘ Ａ Ｓ表面保護膜中の深い準位
に捕獲される。この捕獲の時定数はｎｃｌで与えられる
。ここでｎは注入電子密度、Ｃｎは捕獲確率である。注
入電子密度が小さい為、捕獲の時定数が電圧掃引速度よ
り遅く、従って、同一電圧の場合で比較すると、バイア
ス電圧増加時の方がＡ＋２゜Ｇ ａ ｌ−ｘ Ａ ｓ表
面保護膜中の空間電荷密度が高いため、Ｃは大となり、
時計回りのヒステリシスが生じるものと考えられる。
ｔｙ Ｇ ａ Ｉ−ｘ Ａ Ｓ表面保護膜中の深い準位
に捕獲される。この捕獲の時定数はｎｃｌで与えられる
。ここでｎは注入電子密度、Ｃｎは捕獲確率である。注
入電子密度が小さい為、捕獲の時定数が電圧掃引速度よ
り遅く、従って、同一電圧の場合で比較すると、バイア
ス電圧増加時の方がＡ＋２゜Ｇ ａ ｌ−ｘ Ａ ｓ表
面保護膜中の空間電荷密度が高いため、Ｃは大となり、
時計回りのヒステリシスが生じるものと考えられる。
測定周波数を低下させるとキャパシタンスの値は大きく
なる。これは、周波数を下げる程、測定正弦波の変化に
追随するＡ／ｘＧａｌ−ｘＡｓパッシベイション膜中の
電荷量が増加する為であると考えられる。
なる。これは、周波数を下げる程、測定正弦波の変化に
追随するＡ／ｘＧａｌ−ｘＡｓパッシベイション膜中の
電荷量が増加する為であると考えられる。
第１７図は逆バイアス時のＣ−Ｖ特性曲線から求めたＡ
Ｉｔ ｘＧ ａ Ｉ−Ｘ Ａ ｓ表面保護膜形成後の
ＧａＡｓ能動層に於けるキャリヤ濃度をＡρｘＧ ａ
Ｉ−ｘＡｓ表面保護膜形成前と比較したものである。こ
こでは、ＧａＡｓ能動層側空乏層容量の記述に完全空乏
近似を用いた。この仮定は、界面ポテンシャルが０．５
（Ｖ）以上の領域では十分成立する。
Ｉｔ ｘＧ ａ Ｉ−Ｘ Ａ ｓ表面保護膜形成後の
ＧａＡｓ能動層に於けるキャリヤ濃度をＡρｘＧ ａ
Ｉ−ｘＡｓ表面保護膜形成前と比較したものである。こ
こでは、ＧａＡｓ能動層側空乏層容量の記述に完全空乏
近似を用いた。この仮定は、界面ポテンシャルが０．５
（Ｖ）以上の領域では十分成立する。
第１８図は印加電圧と界面ポテンシャルとの関係を表わ
す線図である。
す線図である。
図から判るように、印加電圧３．Ｏ（Ｖ）以上で界面ポ
テンシャルは価電子帯以下になるが反転現象は見られな
い。これば、Ａβ、Ｇａ１−ｘＡ５（ｘ＝０．５５）表
面保護膜とＧａＡｓ能動層との間の価電子帯間の不連続
が約０．０５ （ｅＶ）程度である為に正孔がＡｌｘ
Ｇ ａ １−ＸＡ３表面保護膜を通して流れ出してしま
う為である。
テンシャルは価電子帯以下になるが反転現象は見られな
い。これば、Ａβ、Ｇａ１−ｘＡ５（ｘ＝０．５５）表
面保護膜とＧａＡｓ能動層との間の価電子帯間の不連続
が約０．０５ （ｅＶ）程度である為に正孔がＡｌｘ
Ｇ ａ １−ＸＡ３表面保護膜を通して流れ出してしま
う為である。
第１９図ばＴ−Ｖ特性を表わす線図である。
図から判るように、順方向バイアス時には電流は電圧の
２乗に比例して増加する。これは、単一キャリヤが主と
して注入されている時、空間電荷制限電流が流れている
場合に生ずる現象であり、ＧａＡｓ能動層からＡ Ｉｔ
Ｘ Ｇ ａ Ｉ−ｘ Ａ Ｓ表面保護膜に電子が注入
されていることを示している。また、このＡｌｘ Ｇ
ａ Ｉ−ｘＡ Ｓ表面保護膜の比抵抗は１０日〔Ω−ｃ
ｍ）以上であることが判る。
２乗に比例して増加する。これは、単一キャリヤが主と
して注入されている時、空間電荷制限電流が流れている
場合に生ずる現象であり、ＧａＡｓ能動層からＡ Ｉｔ
Ｘ Ｇ ａ Ｉ−ｘ Ａ Ｓ表面保護膜に電子が注入
されていることを示している。また、このＡｌｘ Ｇ
ａ Ｉ−ｘＡ Ｓ表面保護膜の比抵抗は１０日〔Ω−ｃ
ｍ）以上であることが判る。
また、カーブ・トレーサで観測した順方向Ｉ〜■特性か
ら順方向ブレーク・ダウン電圧は約１０（Ｖ）であるこ
とが判明した。そして、このことから、Ａ＃ｘＧａｌ−
ｘＡｓ表面保護膜の耐圧は約７（ＫＶ／σ〕であること
が確認された。
ら順方向ブレーク・ダウン電圧は約１０（Ｖ）であるこ
とが判明した。そして、このことから、Ａ＃ｘＧａｌ−
ｘＡｓ表面保護膜の耐圧は約７（ＫＶ／σ〕であること
が確認された。
第２０図は他の条件で成長させたＡρｘＧ ａ １−ｘ
Ａｓを絶縁膜としたＭＴＳダイオードの容量と印加電圧
との関係を表わす線図であり、ＴＧは成長温度を表わし
ている。
Ａｓを絶縁膜としたＭＴＳダイオードの容量と印加電圧
との関係を表わす線図であり、ＴＧは成長温度を表わし
ている。
図から判るように、Ｘ値が０．４７、成長温度ＴＧが７
００（’ｃ）である試料に負バイアス時のヒステリシス
が観測されてはいるものの、いずれも、第１図（ｂ）の
データを得た第１図（ａ）に見られる試料と全く異なり
、界面準位は１０１０〔ｃｍ−２・ｅＶ−’）以下であ
ることが判る。
００（’ｃ）である試料に負バイアス時のヒステリシス
が観測されてはいるものの、いずれも、第１図（ｂ）の
データを得た第１図（ａ）に見られる試料と全く異なり
、界面準位は１０１０〔ｃｍ−２・ｅＶ−’）以下であ
ることが判る。
前記評価から判るように、本発明に依れば、界面準位が
１０１０ 〔ｃｍ−２・ｅＶ−貫〕以下であり、しく２
９） かも、比抵抗が１０′″〔Ω・ｃｍ）である高抵抗のＡ
Ｉ２ ｘＧ ａ ｌ−ｘ Ａ ｓ薄膜が得られる。次
に、この薄膜を用いてＧａＡｓ−ＭＥＳ−ＦＥＴを製造
する場合について説明する。
１０１０ 〔ｃｍ−２・ｅＶ−貫〕以下であり、しく２
９） かも、比抵抗が１０′″〔Ω・ｃｍ）である高抵抗のＡ
Ｉ２ ｘＧ ａ ｌ−ｘ Ａ ｓ薄膜が得られる。次
に、この薄膜を用いてＧａＡｓ−ＭＥＳ−ＦＥＴを製造
する場合について説明する。
第２１図乃至２７は本発明一実施例を製造する場合を説
明する為の工程要所に於ける半導体装置の要部切断側面
図であり、次に、これ等の図を参照しつつ記述する。
明する為の工程要所に於ける半導体装置の要部切断側面
図であり、次に、これ等の図を参照しつつ記述する。
第２１図参照
■ 例えば、約１０８ 〔Ω・ｃｍ）以上の抵抗率を有
し、厚さ約４００ 〔μｍ〕の半絶縁性ＧａＡＳ基板４
１上にＧａＡｓバッファ層４２及びｎ型ＧａＡｓ能動層
４３をエピタキシャル成長させた通常のウェハを使用し
、所謂、メサ・エツチングを行なってメサ部分を形成す
る。ここで適用したｎ型Ｇａｆｉ、ｓ能動層４３の不純
物濃度は１．５’Ｘ１０１７Ｘ１０１７（、厚さ約０．
５〔μｍ〕である。
し、厚さ約４００ 〔μｍ〕の半絶縁性ＧａＡＳ基板４
１上にＧａＡｓバッファ層４２及びｎ型ＧａＡｓ能動層
４３をエピタキシャル成長させた通常のウェハを使用し
、所謂、メサ・エツチングを行なってメサ部分を形成す
る。ここで適用したｎ型Ｇａｆｉ、ｓ能動層４３の不純
物濃度は１．５’Ｘ１０１７Ｘ１０１７（、厚さ約０．
５〔μｍ〕である。
第２２図参照
■ 通常のフォト・リソグラフィ技術を適用し、リセス
４３Ａを形成する。その深さはソース・ド（３０） レイン間に流す電流に応じて調整することは云うまでも
ない。
４３Ａを形成する。その深さはソース・ド（３０） レイン間に流す電流に応じて調整することは云うまでも
ない。
第２３図参照
■ 全面に高抵抗Ａ １． ｙ Ｇ ａ １−８Ａｓ薄
膜４４を厚さ例えば５０００ （人〕程度に形成する。
膜４４を厚さ例えば５０００ （人〕程度に形成する。
第２４図参照
■ 通常のフォト・リソグラフィ技術を適用し、高抵抗
Ａｌ１ｘＧａｌ−ｘＡｓ薄膜４４のパターニングを行な
い、ソ・−スミ極コンタクト窓、ドレイン電極コンタク
ト窓を形成する。
Ａｌ１ｘＧａｌ−ｘＡｓ薄膜４４のパターニングを行な
い、ソ・−スミ極コンタクト窓、ドレイン電極コンタク
ト窓を形成する。
■ 前記パターニングに使用したフォト・レジスト膜を
残留させたままで蒸着法を適用し、Ａｕ・Ｇ ｅ ／
Ａ ｕ膜を形成する。
残留させたままで蒸着法を適用し、Ａｕ・Ｇ ｅ ／
Ａ ｕ膜を形成する。
■ 前記フォト・レジスト膜を熔解することに依り、そ
の上のＡｕ・Ｑ ｅ ／ Ａ Ｌｌ膜も除去し、所謂、
リフト・オフ法に依るパターニングを行ない、その後、
温度４５０〔℃〕、時間２〔分〕の熱処理を行なって合
金化し、ソース電極４５Ｓ及びドレイン電極４５Ｄを形
成する。
の上のＡｕ・Ｑ ｅ ／ Ａ Ｌｌ膜も除去し、所謂、
リフト・オフ法に依るパターニングを行ない、その後、
温度４５０〔℃〕、時間２〔分〕の熱処理を行なって合
金化し、ソース電極４５Ｓ及びドレイン電極４５Ｄを形
成する。
第２５図参照
■ 適宜のりソグラフィ技術を適用することに依り、高
抵抗Ａｆｆｙ、Ｇａ１−ｘＡｓ薄膜４４のパターニング
を行ないゲート電極コンタクト窓を形成する。
抵抗Ａｆｆｙ、Ｇａ１−ｘＡｓ薄膜４４のパターニング
を行ないゲート電極コンタクト窓を形成する。
■ 前記パターニングに使用したフォト・レジスト膜を
残留させたまま蒸着法を適用し、Ａｎ膜を形成する。
残留させたまま蒸着法を適用し、Ａｎ膜を形成する。
■ 前記フォト・レジスト膜を溶解することに依り、そ
の上のＡ７！膜も除去し、前記同様、リフト・オフ法に
依るパターニングを行ないゲート電極４６Ｇを形成する
。
の上のＡ７！膜も除去し、前記同様、リフト・オフ法に
依るパターニングを行ないゲート電極４６Ｇを形成する
。
第２６図参照
［相］ 化学気相堆積法（ＣＶＤ法：ｃｈｅｍｉｃａｌ
ｖａ’ｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ法）にて
５ｉ０２膜４７を厚さ例えば６０００ （人〕程度に形
成する。
ｖａ’ｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ法）にて
５ｉ０２膜４７を厚さ例えば６０００ （人〕程度に形
成する。
第２７図参照
■ この後、通常の技法を適用してＧａＡｓ −ＭＥＳ
−ＦＥＴを完成さｉる。例えば、通常のフォト・リソグ
ラフィ技術を適用し、Ｓ ｉ ０２膜４７のパターニン
グを行ない、ソース電極引き出し窓及びドレイン電極引
き出し窓を形成してからＡｕ・Ｇ ｅ ／ Ａ ｕの蒸
着膜を形成し、そのパターニングを行なってソース及び
ドレインの引き出し線４８Ｓ及び４８Ｄ等を形成する。
−ＦＥＴを完成さｉる。例えば、通常のフォト・リソグ
ラフィ技術を適用し、Ｓ ｉ ０２膜４７のパターニン
グを行ない、ソース電極引き出し窓及びドレイン電極引
き出し窓を形成してからＡｕ・Ｇ ｅ ／ Ａ ｕの蒸
着膜を形成し、そのパターニングを行なってソース及び
ドレインの引き出し線４８Ｓ及び４８Ｄ等を形成する。
このようにして試作されたＧａＡｓ−ＭＥＳ−ＦＥＴに
於ける９１を第４図を用いて説明したような方法で測定
した。
於ける９１を第４図を用いて説明したような方法で測定
した。
第２８図はその測定結果を表わす線図である。
図から判るように、ゲート・バイアス電圧ＶＣを０ 〔
Ｖ〕から−４〔Ｖ〕まで変化させても、９１の周波数分
散は全くと言ってよいほど観測されなかった。従って、
このＧａＡｓ−ＭＥＳ−ＦＥＴに依れば、Ｐｉｎ−Ｐｏ
ｕｔ特性の直線性が改善されることは明らかである。
Ｖ〕から−４〔Ｖ〕まで変化させても、９１の周波数分
散は全くと言ってよいほど観測されなかった。従って、
このＧａＡｓ−ＭＥＳ−ＦＥＴに依れば、Ｐｉｎ−Ｐｏ
ｕｔ特性の直線性が改善されることは明らかである。
第２９図は前記試作されたＡ Ｉｌ ＸＧ ａ Ｉ−ｘ
Ａ ｓ薄膜からなる表面保護膜を有するＧａＡｓ−Ｍ
ＥＳ−ＦＥＴ及び従来のＳ ｉ Ｏ２膜からなる表面保
護膜を有するＧａＡｓ−ＭＥＳ−ＦＥＴそれぞれの高周
波特性を比較して示した線図である。
Ａ ｓ薄膜からなる表面保護膜を有するＧａＡｓ−Ｍ
ＥＳ−ＦＥＴ及び従来のＳ ｉ Ｏ２膜からなる表面保
護膜を有するＧａＡｓ−ＭＥＳ−ＦＥＴそれぞれの高周
波特性を比較して示した線図である。
図から判るように、本発明のＧａＡｓ−ＭＥＳ（３３）
−ＦＥＴば、第２図に関して説明したタイプに当て嵌め
るとタイプＣに相当し、ＳｉＯ２膜からなる表面保護膜
を有するＧａＡｓ−ＭＥＳ−ＦＥＴはタイプＡとタイプ
Ｂの中間ぐらいに相当している。
るとタイプＣに相当し、ＳｉＯ２膜からなる表面保護膜
を有するＧａＡｓ−ＭＥＳ−ＦＥＴはタイプＡとタイプ
Ｂの中間ぐらいに相当している。
本発明のＧａＡｓ−ＭＥＳ−ＦＥＴがタイプＣであろう
ことは、ゲート電流が殆ど流れていないことから判断さ
れる。また、Ｓ ｉ Ｏ２膜からなる表面保護膜を有す
るＧａＡｓ−ＭＥＳ−ＦＥＴは、Ｐｉｎ−Ｐｏｕｔの直
線性、効率、ゲート電流からタイプＡに近いと判断され
る。
ことは、ゲート電流が殆ど流れていないことから判断さ
れる。また、Ｓ ｉ Ｏ２膜からなる表面保護膜を有す
るＧａＡｓ−ＭＥＳ−ＦＥＴは、Ｐｉｎ−Ｐｏｕｔの直
線性、効率、ゲート電流からタイプＡに近いと判断され
る。
ところで、本発明に依るＧａＡｓ−ＭＥＳ ＦＥＴは
タイプＣに属するものであるにも拘わらず、Ｐｉｎ−Ｐ
ｏｕｔの直線性は極めて良好であり、効率も２５〔％〕
にも達していて、従来のタイプＣと比較するとその特性
は飛躍的に改善されていることが理解できよう。
タイプＣに属するものであるにも拘わらず、Ｐｉｎ−Ｐ
ｏｕｔの直線性は極めて良好であり、効率も２５〔％〕
にも達していて、従来のタイプＣと比較するとその特性
は飛躍的に改善されていることが理解できよう。
第３０図は本発明に於ける他の実施例の要部切断側面図
であり、第２１図乃至第２７図に関して説明した部分と
同部分は同記号で指示しである。
であり、第２１図乃至第２７図に関して説明した部分と
同部分は同記号で指示しである。
（３４）
本実施例が第２１図乃至第２７図に関して説明した実施
例と相違する点は、ゲート電極４６Ｇに高融点金属或い
はそのシリサイド、例えばＴｉＷＳｉを使用し、露出さ
れたＧａＡｓ能動層４３の表面は勿論のこと、ゲート電
極４６Ｇ上にまで表面保護膜である高抵抗ＡρＸ Ｇ
ａ Ｉ−ＸＡ Ｓ薄膜４４を形成したことである。
゛ 即ち、ゲート電極４６Ｇが高融点金属或いはそのシリサ
イドで形成されている為、高温、例えば８００（’Ｃ）
程度の温度まではＧａＡｓと反応せず、良好なショット
キ特性を維持することができるので、ゲート電極４６Ｇ
を先に形成してから前記表面保護膜である高抵抗Ａｊ！
ｘＧａｌ−ウＡｓ薄膜４４を形成するようにしたもので
ある。尚、前記した実施例に於いては、ＧａＡｓ系化合
物半導体材料を用いた半導体装置を対象としたが、本発
明は、これに限定されることなく、例えば、ｒｎＰ。
例と相違する点は、ゲート電極４６Ｇに高融点金属或い
はそのシリサイド、例えばＴｉＷＳｉを使用し、露出さ
れたＧａＡｓ能動層４３の表面は勿論のこと、ゲート電
極４６Ｇ上にまで表面保護膜である高抵抗ＡρＸ Ｇ
ａ Ｉ−ＸＡ Ｓ薄膜４４を形成したことである。
゛ 即ち、ゲート電極４６Ｇが高融点金属或いはそのシリサ
イドで形成されている為、高温、例えば８００（’Ｃ）
程度の温度まではＧａＡｓと反応せず、良好なショット
キ特性を維持することができるので、ゲート電極４６Ｇ
を先に形成してから前記表面保護膜である高抵抗Ａｊ！
ｘＧａｌ−ウＡｓ薄膜４４を形成するようにしたもので
ある。尚、前記した実施例に於いては、ＧａＡｓ系化合
物半導体材料を用いた半導体装置を対象としたが、本発
明は、これに限定されることなく、例えば、ｒｎＰ。
ＩｎＧａＡｓＰ等の化合物半導体材料を用いた半導体装
置にも適用することができる。
置にも適用することができる。
発明の効果
本発明に依れば、ゲート電極、ソース電極、ドレイン電
極に接する能動層表面以外の能動層上に形成され且つ該
能動層を構成する化合物半導体の成分のうちの少なくと
も一つの成分とアルミニウムとを含み前記能動層を構成
する化合物半導体の禁止帯幅より広いそれを有する化合
物半導体からなる半絶縁性或いは絶縁性の薄膜を備えた
半導体装置が得られ、該半導体装置は、従来の例えば５
ｉ０２膜を備えた半導体装置と比較すると、能動層と半
絶縁性或いは絶縁性の薄膜との界面特性が著しく優れ、
９１の周波数分散は殆ど無く、高周波特性は良好である
。
極に接する能動層表面以外の能動層上に形成され且つ該
能動層を構成する化合物半導体の成分のうちの少なくと
も一つの成分とアルミニウムとを含み前記能動層を構成
する化合物半導体の禁止帯幅より広いそれを有する化合
物半導体からなる半絶縁性或いは絶縁性の薄膜を備えた
半導体装置が得られ、該半導体装置は、従来の例えば５
ｉ０２膜を備えた半導体装置と比較すると、能動層と半
絶縁性或いは絶縁性の薄膜との界面特性が著しく優れ、
９１の周波数分散は殆ど無く、高周波特性は良好である
。
は第１図（ａ）に見られる試料のＭＯ３容Ｎ：電圧の関
係を表わす線図、第２図（ａ）、（ｂ）。
係を表わす線図、第２図（ａ）、（ｂ）。
（ｃ）はＧａＡｓ−ＭＥＳ−ＦＥＴの要部切断側面図、
第３図は第２図に見られるＧａＡｓ−ＭＥＳ−ＦＥＴの
入出力特性（Ｐｉｎ−Ｐｏｕｔ特性）を表わす線図、第
４図は９１の周波数分散を測定する測定回路のブロック
図、第５図（ａ）、（ｂ）はＧａＡｓ−ＭＥＳ−ＦＥＴ
に於ける９、ｎの周波数特性を表わす線図、第６図はゲ
ート・バイアス電圧を変化させた場合の九の周波数特性
を表わす線図、第７図は表面保護膜をそれぞれ異にする
ＧａＡｓ−ＭＥ Ｓ −Ｆ ＥＴに於ける９１の周波数
特性を表わす線図、第８図はリセス幅を異にするＧａＡ
ｓ−ＭＥＳ−ＦＥＴに於ける９１の周波数特性を表わす
線図、第９図（ａ）、（ｂ）は推定のｖｏｓ−ｒｏｓ特
性を表わす線図、第１０図は成長装置の要部説明図、第
１１図はＴＭＡとＴＭＧのモル比を変化させた際のＡβ
ｘＧａトＸＡＳに於けるＸ値の変化を表わす線図、第１
２図はＡβＸ Ｇ ａ ｌ−ｘ Ａ ｓの成長温度と成
長速度との関係を表わす線図、第１３図ば膜厚の分布を
表わす線図、第１４図はＣ−Ｖ特性を測定する測定装置
のブロック図、第１５図及び第１６図はＣ−Ｖ特性及び
Ｇ−Ｖ特性を表わす線図、第１７図はキャリヤ濃度プロ
ファイルを表わす線図、第１８図は印加電圧と界面ポテ
ンシャルの関係を表わす線図、第１９図はＩ−Ｖ特性（
３７） を表わす線図、第２０図はＭＩＳダイオードの容量と印
加電圧の関係を表わす線図、第２１図乃至第２７図は本
発明一実施例を製造する場合を説明する為の工程要所に
於ける半導体装置の要部切断側面図、第２８図は９．、
、の測定結果を表わす線図、第２９図は高周波特性を表
わす線図、第３０図は他の実施例の要部切断側面図であ
る。
第３図は第２図に見られるＧａＡｓ−ＭＥＳ−ＦＥＴの
入出力特性（Ｐｉｎ−Ｐｏｕｔ特性）を表わす線図、第
４図は９１の周波数分散を測定する測定回路のブロック
図、第５図（ａ）、（ｂ）はＧａＡｓ−ＭＥＳ−ＦＥＴ
に於ける９、ｎの周波数特性を表わす線図、第６図はゲ
ート・バイアス電圧を変化させた場合の九の周波数特性
を表わす線図、第７図は表面保護膜をそれぞれ異にする
ＧａＡｓ−ＭＥ Ｓ −Ｆ ＥＴに於ける９１の周波数
特性を表わす線図、第８図はリセス幅を異にするＧａＡ
ｓ−ＭＥＳ−ＦＥＴに於ける９１の周波数特性を表わす
線図、第９図（ａ）、（ｂ）は推定のｖｏｓ−ｒｏｓ特
性を表わす線図、第１０図は成長装置の要部説明図、第
１１図はＴＭＡとＴＭＧのモル比を変化させた際のＡβ
ｘＧａトＸＡＳに於けるＸ値の変化を表わす線図、第１
２図はＡβＸ Ｇ ａ ｌ−ｘ Ａ ｓの成長温度と成
長速度との関係を表わす線図、第１３図ば膜厚の分布を
表わす線図、第１４図はＣ−Ｖ特性を測定する測定装置
のブロック図、第１５図及び第１６図はＣ−Ｖ特性及び
Ｇ−Ｖ特性を表わす線図、第１７図はキャリヤ濃度プロ
ファイルを表わす線図、第１８図は印加電圧と界面ポテ
ンシャルの関係を表わす線図、第１９図はＩ−Ｖ特性（
３７） を表わす線図、第２０図はＭＩＳダイオードの容量と印
加電圧の関係を表わす線図、第２１図乃至第２７図は本
発明一実施例を製造する場合を説明する為の工程要所に
於ける半導体装置の要部切断側面図、第２８図は９．、
、の測定結果を表わす線図、第２９図は高周波特性を表
わす線図、第３０図は他の実施例の要部切断側面図であ
る。
図に於いて、４１は半絶縁性ＧａＡｓ基板、４２はＧａ
Ａｓバッファ層、４３はｎ型ＧａＡｓ能動層、４４は高
抵抗ＡｎｘＧａｌ−ｘＡｓ薄膜、４５Ｓ及び４５Ｄはソ
ース電極及びドレイン電極、４６Ｇはゲート電極、４７
はＳ ｉ Ｏ２膜、４８Ｓ及び４８Ｄはソース引き出し
線及びドレイン引き出し線である。
Ａｓバッファ層、４３はｎ型ＧａＡｓ能動層、４４は高
抵抗ＡｎｘＧａｌ−ｘＡｓ薄膜、４５Ｓ及び４５Ｄはソ
ース電極及びドレイン電極、４６Ｇはゲート電極、４７
はＳ ｉ Ｏ２膜、４８Ｓ及び４８Ｄはソース引き出し
線及びドレイン引き出し線である。
特許出願人 富士通株式会社
代理人弁理士 工具 久五部
（外３名）
（３日）
−３８４−
トク〜 −
−３８５−
４律マ君汐ｈπ
第７図
第８図
周液数（）ｌｚ）
ＣＶＬｔＩ） ＧσＪ ＊ｋ ＜２４−（ｖｔｕ） ５
（１（’ＪＪｌ”ｊｊｌ ＜ Ｐｆｌ 、Ｓ（％）不
盲 劃 謀
憾塚
（１（’ＪＪｌ”ｊｊｌ ＜ Ｐｆｌ 、Ｓ（％）不
盲 劃 謀
憾塚
Claims (1)
- 【特許請求の範囲】 １、 ゲート電極、ソース電極、ドレイン電極に接する
能動層表面以外の能動層上に形成され且つ該能動層を構
成する化合物半導体の成分のうちの少なくとも一つの成
分とアルミニウムとを含み前記能動層を構成する化合物
半導体の禁止帯幅より広いそれを有する化合物半導体か
らなる半絶縁性或いは絶縁性の薄膜を備えてなることを
特徴とする半導体装置。 ２、前記半絶縁性或いは絶縁性の薄膜はゲート電極の引
き出し線及びボンディング・パッドの下側にも形成され
ていることを特徴とする特許請求の範囲第１項記載の半
導体装置。 ３、基板上に化合物半導体からなる能動層を形成する工
程と、次に、ソース・ドレイン間に流す電流を調整する
工程と、次に、前記能動層を有する基板を成長装置内に
装着して前記能動層を構成す（１） る化合物半導体の成分のうちの少なくとも一つの成分と
アルミニウムとを含み前記能動層を構成する化合物半導
体の禁止帯幅より広いそれを有する化合物半導体からな
る半絶縁性或いは絶縁性の薄膜を形成する工程とが含ま
れてなることを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053407A JPS59177970A (ja) | 1983-03-28 | 1983-03-28 | 半導体装置及びその製造方法 |
| EP84302098A EP0124256B1 (en) | 1983-03-28 | 1984-03-28 | Mesfets and methods of manufacturing mesfets |
| DE8484302098T DE3471830D1 (en) | 1983-03-28 | 1984-03-28 | Mesfets and methods of manufacturing mesfets |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053407A JPS59177970A (ja) | 1983-03-28 | 1983-03-28 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59177970A true JPS59177970A (ja) | 1984-10-08 |
| JPH0562462B2 JPH0562462B2 (ja) | 1993-09-08 |
Family
ID=12941966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58053407A Granted JPS59177970A (ja) | 1983-03-28 | 1983-03-28 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0124256B1 (ja) |
| JP (1) | JPS59177970A (ja) |
| DE (1) | DE3471830D1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS628576A (ja) * | 1985-07-04 | 1987-01-16 | Sharp Corp | 半導体装置 |
| JPH036834A (ja) * | 1989-06-02 | 1991-01-14 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| WO2005024955A1 (ja) * | 2003-09-05 | 2005-03-17 | Sanken Electric Co., Ltd. | 半導体装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5411914A (en) * | 1988-02-19 | 1995-05-02 | Massachusetts Institute Of Technology | III-V based integrated circuits having low temperature growth buffer or passivation layers |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2466858A1 (fr) * | 1979-10-05 | 1981-04-10 | Thomson Csf | Procede de passivation de composants semi-conducteurs a l'arseniure de gallium, et composant electronique obtenu par ce procede |
| FR2489045A1 (fr) * | 1980-08-20 | 1982-02-26 | Thomson Csf | Transistor a effet de champ gaas a memoire non volatile |
| FR2496982A1 (fr) * | 1980-12-24 | 1982-06-25 | Labo Electronique Physique | Procede de fabrication de transistors a effet de champ, a grille auto-alignee, et transistors ainsi obtenus |
-
1983
- 1983-03-28 JP JP58053407A patent/JPS59177970A/ja active Granted
-
1984
- 1984-03-28 DE DE8484302098T patent/DE3471830D1/de not_active Expired
- 1984-03-28 EP EP84302098A patent/EP0124256B1/en not_active Expired
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS628576A (ja) * | 1985-07-04 | 1987-01-16 | Sharp Corp | 半導体装置 |
| JPH036834A (ja) * | 1989-06-02 | 1991-01-14 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| WO2005024955A1 (ja) * | 2003-09-05 | 2005-03-17 | Sanken Electric Co., Ltd. | 半導体装置 |
| JPWO2005024955A1 (ja) * | 2003-09-05 | 2007-11-08 | サンケン電気株式会社 | 窒化物半導体装置 |
| US7491983B2 (en) | 2003-09-05 | 2009-02-17 | Sanken Electric Co., Ltd. | Nitride-based semiconductor device of reduced current leakage |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0124256A1 (en) | 1984-11-07 |
| JPH0562462B2 (ja) | 1993-09-08 |
| DE3471830D1 (en) | 1988-07-07 |
| EP0124256B1 (en) | 1988-06-01 |
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