JPH036834A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH036834A JPH036834A JP14178589A JP14178589A JPH036834A JP H036834 A JPH036834 A JP H036834A JP 14178589 A JP14178589 A JP 14178589A JP 14178589 A JP14178589 A JP 14178589A JP H036834 A JPH036834 A JP H036834A
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ゲート逆方向リーク電流を低減せしめた電
界効果トランジスタ（以下、ＦＥＴと略す）に関するも
のである。
界効果トランジスタ（以下、ＦＥＴと略す）に関するも
のである。
〔従来の技術）
第５図は従来のＦＥＴの断面構造図である。この図にお
いて、１は半絶縁性の半導体基板で、この半導体基板１
上に活性層゛２を設け、この上にオーム性接触のソース
、ドレイン電極３．４とショットキ接合のゲート電極５
が形成されＦＥＴが構成されている。ゲート領域には、
活性層２に溝を設けたリセス構造を有している。
いて、１は半絶縁性の半導体基板で、この半導体基板１
上に活性層゛２を設け、この上にオーム性接触のソース
、ドレイン電極３．４とショットキ接合のゲート電極５
が形成されＦＥＴが構成されている。ゲート領域には、
活性層２に溝を設けたリセス構造を有している。
このような構造のＦＥＴでは、活性層２の表面（第５図
の斜線部）がさらされているため、その表面状態の変化
によりＦＥＴの特性も経時変化を起こすという欠点があ
った。このため、通常のＦＥＴでは表面を安定化させ、
ＦＥＴ特性を安定化させる目的で、第６図に示すように
、パッシベーション膜８と呼ばれるＳｉＮや５ｉ０２よ
りなる話電体膜を表面に形成している。
の斜線部）がさらされているため、その表面状態の変化
によりＦＥＴの特性も経時変化を起こすという欠点があ
った。このため、通常のＦＥＴでは表面を安定化させ、
ＦＥＴ特性を安定化させる目的で、第６図に示すように
、パッシベーション膜８と呼ばれるＳｉＮや５ｉ０２よ
りなる話電体膜を表面に形成している。
しかしながら、このパッシベーション膜８と活性層２が
Ｓｉの場合は、５ｉＯ７によって再現性ある安定な界面
が得られるが、ＧａＡｓを素材とした場合は、いずれの
材料においても、再現性ある安定した界面を得ることは
難しい。したがって、パッシベーション膜８の形成条件
によって界面の状態が変化し、ひいてはＦＥＴの特性も
変化してしまう。特にこのＦＥＴの特性変化は、ゲート
の逆方向リーク電流（以下、■、と略す）に表わ３する
。■、は小信号低雑音ＦＥＴにおいては、雑音源として
働くため、極力小さい方が好ましく、大信号高出力ＦＥ
Ｔにおいても、大振幅動作させる上で信頼性や効率の観
点からも少ない方が良い。
Ｓｉの場合は、５ｉＯ７によって再現性ある安定な界面
が得られるが、ＧａＡｓを素材とした場合は、いずれの
材料においても、再現性ある安定した界面を得ることは
難しい。したがって、パッシベーション膜８の形成条件
によって界面の状態が変化し、ひいてはＦＥＴの特性も
変化してしまう。特にこのＦＥＴの特性変化は、ゲート
の逆方向リーク電流（以下、■、と略す）に表わ３する
。■、は小信号低雑音ＦＥＴにおいては、雑音源として
働くため、極力小さい方が好ましく、大信号高出力ＦＥ
Ｔにおいても、大振幅動作させる上で信頼性や効率の観
点からも少ない方が良い。
しかし、従来の構造では界面の不安定性により、■、の
値にも大きな変化があり、高性能化だけでなく、再現性
や信頼性の点からも問題があった。
値にも大きな変化があり、高性能化だけでなく、再現性
や信頼性の点からも問題があった。
上記のように従来のＦＥＴは、パッシベーション膜８の
形成条件による界面状態の変化に起因し、ＦＥＴ特性、
特にゲート逆方向リーク電流の変動が生じ、ＦＥＴの高
性能化・高信頼度の上で問題点となっていた。
形成条件による界面状態の変化に起因し、ＦＥＴ特性、
特にゲート逆方向リーク電流の変動が生じ、ＦＥＴの高
性能化・高信頼度の上で問題点となっていた。
この発明は、上記のような問題点を解消するためになさ
れたもので、パッシベーション膜の形成条件によらず、
常に安定したゲートの逆方向リーク電流を低いレベルに
抑えることができる電界効果トランジスタを得ることを
目的とする。
れたもので、パッシベーション膜の形成条件によらず、
常に安定したゲートの逆方向リーク電流を低いレベルに
抑えることができる電界効果トランジスタを得ることを
目的とする。
この発明に係る請求項 （１）に記載の電界効果トラン
ジスタは、半導体基板上に形成された所望の厚さを有す
る活性層上にオーミック接触のソース電極およびドレイ
ン電極を備え、活性層に１段または複数段のリセスを形
成し、第１段目のリセスにゲート電極を形成し、ゲート
電極が形成されたリセス以外の露出部表面に厚さ１００
０Å以下で、キャリア濃度が１ ｘ １０１７ｃｍ −
’以下の低濃度層を形成したものである。
ジスタは、半導体基板上に形成された所望の厚さを有す
る活性層上にオーミック接触のソース電極およびドレイ
ン電極を備え、活性層に１段または複数段のリセスを形
成し、第１段目のリセスにゲート電極を形成し、ゲート
電極が形成されたリセス以外の露出部表面に厚さ１００
０Å以下で、キャリア濃度が１ ｘ １０１７ｃｍ −
’以下の低濃度層を形成したものである。
また、請求項 （２）に記載の発明は、低濃度層を、活
性層よりバンドギャップが大ぎく、しかも活性層と良好
な格子整合のとれる半導体からなる低濃度層を形成した
ものである。
性層よりバンドギャップが大ぎく、しかも活性層と良好
な格子整合のとれる半導体からなる低濃度層を形成した
ものである。
また、この発明に係る請求項 （３）に記載の電界効果
トランジスタは、半導体基板上に形成された所望の厚さ
を有する活性層上にキャリア濃度がＩ Ｘ １０”ｃｍ
−３以下で、厚さが１０００Ａ以下の第１の低濃度層を
形成し、その上にキャリア４度が３ｘｌＯ１７ｃｍ−３
以上の高濃度層を形成し、さらにその上に第１の低濃度
層と同様の条件の第２の低濃度層を形成し、第１の低濃
度層と活性層の界面より下にリセス底面を有するように
第１段目のリセスを形成し、第２段目のリセス表面を第
１の低濃度層により覆い、高濃度層表面を前記第２の低
濃度層で覆うとともに、活性層上にソース電極およびド
レイン電極をオーミック接触により形成したものである
。
トランジスタは、半導体基板上に形成された所望の厚さ
を有する活性層上にキャリア濃度がＩ Ｘ １０”ｃｍ
−３以下で、厚さが１０００Ａ以下の第１の低濃度層を
形成し、その上にキャリア４度が３ｘｌＯ１７ｃｍ−３
以上の高濃度層を形成し、さらにその上に第１の低濃度
層と同様の条件の第２の低濃度層を形成し、第１の低濃
度層と活性層の界面より下にリセス底面を有するように
第１段目のリセスを形成し、第２段目のリセス表面を第
１の低濃度層により覆い、高濃度層表面を前記第２の低
濃度層で覆うとともに、活性層上にソース電極およびド
レイン電極をオーミック接触により形成したものである
。
この発明の請求項 （１）、 （２）に記載の発明に
おいては、ゲート電極が形成されたリセス以外の露出部
表面に低濃度層を形成したことから、表面キャリア濃度
が従来より少ないので、パッシベーション膜の形成条件
にかかわらずＦＥＴの逆方向リーク電流を下げることが
できる。
おいては、ゲート電極が形成されたリセス以外の露出部
表面に低濃度層を形成したことから、表面キャリア濃度
が従来より少ないので、パッシベーション膜の形成条件
にかかわらずＦＥＴの逆方向リーク電流を下げることが
できる。
また、この発明の請求項 （３）に記載の発明において
は、ゲート電極が形成されるリセスの底面を活性層と第
１の低濃度層の界面より下に位置せしめ、活性層上に形
成された第１の低濃度層の一部が第２のりセス表面を覆
い、第１の低濃度層上に形成された高濃度層表面を第２
の低濃度層で覆つたことから、低ソース寄生抵抗、高耐
圧の特徴を有し、かつ低リーク電流化が実現できる。
は、ゲート電極が形成されるリセスの底面を活性層と第
１の低濃度層の界面より下に位置せしめ、活性層上に形
成された第１の低濃度層の一部が第２のりセス表面を覆
い、第１の低濃度層上に形成された高濃度層表面を第２
の低濃度層で覆つたことから、低ソース寄生抵抗、高耐
圧の特徴を有し、かつ低リーク電流化が実現できる。
（実施例１）
以下、この発明の実施例を図面について説明する。
第１図はこの発明の一実施例を示す電界効果トランジス
タの断面図である。この図で、１〜５は第５図と同じも
のであり、６ａは前記活性層２の表面に形成した厚さが
１０００Å以下で、キャリア濃度がＩ Ｘ １０”ｃｍ
−’以下の低濃度層である。この低濃度層６ａのキャリ
ア濃度はノンドープでも、また、活性層２とは逆の極性
のものでもよい。また、第１図の構造において、オーミ
ック接触のソース・ドレイン電極３，４は少なくともこ
の低濃度層６ａをエッチオフした下の活性層２と接触せ
しめた方が、オーミックの接触抵抗低減の点より好まし
い。このような第１図の構造にした場合、活性１１２の
表面は、低濃度層６ａで覆われているか、低濃度あるい
はノンドープのため、キャリアが従来に比べて少ない。
タの断面図である。この図で、１〜５は第５図と同じも
のであり、６ａは前記活性層２の表面に形成した厚さが
１０００Å以下で、キャリア濃度がＩ Ｘ １０”ｃｍ
−’以下の低濃度層である。この低濃度層６ａのキャリ
ア濃度はノンドープでも、また、活性層２とは逆の極性
のものでもよい。また、第１図の構造において、オーミ
ック接触のソース・ドレイン電極３，４は少なくともこ
の低濃度層６ａをエッチオフした下の活性層２と接触せ
しめた方が、オーミックの接触抵抗低減の点より好まし
い。このような第１図の構造にした場合、活性１１２の
表面は、低濃度層６ａで覆われているか、低濃度あるい
はノンドープのため、キャリアが従来に比べて少ない。
このため、この上にパッシベーション膜を形成し、低濃
度層６ａとの界面状態は多少変動しても、もともと低濃
度層６ａにはキャリアが少ないため、その界面でのリー
ク電流も生じにくい。したがって、このような構造にす
ればゲート逆方向リーク電流を安定に小さく抑えること
ができる。しかも、ソース・ドレイン電極３，４やゲー
ト電ｉ５の直下の構造は、従来の構造を継承できるため
、ＦＥＴの特性そのものを変えずに余分な表面リーク電
流のみ減らすことができる。
度層６ａとの界面状態は多少変動しても、もともと低濃
度層６ａにはキャリアが少ないため、その界面でのリー
ク電流も生じにくい。したがって、このような構造にす
ればゲート逆方向リーク電流を安定に小さく抑えること
ができる。しかも、ソース・ドレイン電極３，４やゲー
ト電ｉ５の直下の構造は、従来の構造を継承できるため
、ＦＥＴの特性そのものを変えずに余分な表面リーク電
流のみ減らすことができる。
（実施例２）
第２図はこの発明の他の実施例を示す電界効果トランジ
スタの断面図である。この第２図の構造のＦＥＴは、第
１図の構造のＦＥＴのソース寄生抵抗を大きく劣化させ
ることなく耐圧を向上させる目的で、ゲート領域の溝（
リセス）を多段にした場合のもので、第２図は２段リセ
スの場合を示す６３段以上の場合もこれに準する。第２
図の実施例では、第１図の実施例から新たに発生した第
２段目のリセス表面を同様に低濃度層６ｂで覆ったもの
である。
スタの断面図である。この第２図の構造のＦＥＴは、第
１図の構造のＦＥＴのソース寄生抵抗を大きく劣化させ
ることなく耐圧を向上させる目的で、ゲート領域の溝（
リセス）を多段にした場合のもので、第２図は２段リセ
スの場合を示す６３段以上の場合もこれに準する。第２
図の実施例では、第１図の実施例から新たに発生した第
２段目のリセス表面を同様に低濃度層６ｂで覆ったもの
である。
この第２図の構造を得るための製造方法としては、まず
、活性層２上に低濃度層６ａを形成し、開口幅の広い方
（２段目）のリセスを形成した後、図示のように、リセ
ス表面に低濃度層６ｂをエピタキシャル成長させるか、
あるいはイオン注入を用いて形成した後、ゲート電極が
形成される１段目のりセスを形成し、低濃度層６ｂが除
去されたリセス底面にゲート電極５を形成すれば得られ
る。このような構造にすれば多段リセスの特徴である低
ソース抵抗と高耐圧を有し、しかも第１図の実施例で示
した低リーク電流の特徴を有したＦＥＴを実現できる。
、活性層２上に低濃度層６ａを形成し、開口幅の広い方
（２段目）のリセスを形成した後、図示のように、リセ
ス表面に低濃度層６ｂをエピタキシャル成長させるか、
あるいはイオン注入を用いて形成した後、ゲート電極が
形成される１段目のりセスを形成し、低濃度層６ｂが除
去されたリセス底面にゲート電極５を形成すれば得られ
る。このような構造にすれば多段リセスの特徴である低
ソース抵抗と高耐圧を有し、しかも第１図の実施例で示
した低リーク電流の特徴を有したＦＥＴを実現できる。
（実施例３）
ところで、第２図の実施例の構造を得るには、２段目の
リセスを形成した後にエピタキシャル成長やイオン注入
等を行う必要があるため、製造難度が高い。この製造難
度を解消する一実施例を第３図について説明する。
リセスを形成した後にエピタキシャル成長やイオン注入
等を行う必要があるため、製造難度が高い。この製造難
度を解消する一実施例を第３図について説明する。
第３図はこの発明の第２の発明の一実施例を示すもので
、所望の厚さを有する活性層２上にキャリア濃度が１×
１０１７ｃｍ−３以下で、厚がさ１０００Å以下の第１
の低濃度Ｆｉ６ａを形成し、その上にキャリア濃度が３
×１０１７ｃｍ−”以上ある高濃度層７を設け、さらに
その上に第１図の条件と同じ第２の低濃度層６ｂを設け
た構造のエピタキシャルウェハを用い、第１．第２の低
濃度層６ａ、６ｂのない従来構造で２段リセスを得るた
めに用いていた製造方法により、２段リセスＦＥＴを形
成したものである。なお、活性層２と第１の低濃度層６
ａの界面は１段目のリセス底面より上に位置し、その厚
さは厚くとも１０００Å以下が特性上好ましい。この場
合、２段リセスの効果は第２図の場合と同様である。ま
た、第１．第２の低濃度層６ａ、６ｂの表面リーク電流
低減効果も第２図と同様である。しかし、第１の低濃度
層６ａというキャリアの少ない層が第２図とは異なり、
リセス以外の領域、すなわち高濃２度層７の下にもある
ため、この部分でゲート・ソースおよびゲート・ドレイ
ンの寄生抵抗Ｒ，，Ｒ，を増加させる恐れがある。しか
し、第３図の構造では、その部分での第１の低濃度層６
ａによりキャリアの減少分を高濃度層７が補うため、寄
生抵抗Ｒ８゜Ｒｄの増加を招く恐れがない。したがって
、第３図の構造によれば、２段リセスの低ソース寄生抵
抗、高耐圧という特徴を有し、しかも製造上容易に、低
リーク電流化が実現できる。
、所望の厚さを有する活性層２上にキャリア濃度が１×
１０１７ｃｍ−３以下で、厚がさ１０００Å以下の第１
の低濃度Ｆｉ６ａを形成し、その上にキャリア濃度が３
×１０１７ｃｍ−”以上ある高濃度層７を設け、さらに
その上に第１図の条件と同じ第２の低濃度層６ｂを設け
た構造のエピタキシャルウェハを用い、第１．第２の低
濃度層６ａ、６ｂのない従来構造で２段リセスを得るた
めに用いていた製造方法により、２段リセスＦＥＴを形
成したものである。なお、活性層２と第１の低濃度層６
ａの界面は１段目のリセス底面より上に位置し、その厚
さは厚くとも１０００Å以下が特性上好ましい。この場
合、２段リセスの効果は第２図の場合と同様である。ま
た、第１．第２の低濃度層６ａ、６ｂの表面リーク電流
低減効果も第２図と同様である。しかし、第１の低濃度
層６ａというキャリアの少ない層が第２図とは異なり、
リセス以外の領域、すなわち高濃２度層７の下にもある
ため、この部分でゲート・ソースおよびゲート・ドレイ
ンの寄生抵抗Ｒ，，Ｒ，を増加させる恐れがある。しか
し、第３図の構造では、その部分での第１の低濃度層６
ａによりキャリアの減少分を高濃度層７が補うため、寄
生抵抗Ｒ８゜Ｒｄの増加を招く恐れがない。したがって
、第３図の構造によれば、２段リセスの低ソース寄生抵
抗、高耐圧という特徴を有し、しかも製造上容易に、低
リーク電流化が実現できる。
（実施例４）
上記実施例１〜３では、低濃度層６ａ、６ｂは活性層２
と同一の半導体の場合であり、したがって、活性層２と
低濃度Ｎ６ａはホモ接合を考えたものであった。この実
施例は上記低濃度層６ａ。
と同一の半導体の場合であり、したがって、活性層２と
低濃度Ｎ６ａはホモ接合を考えたものであった。この実
施例は上記低濃度層６ａ。
６ｂを活性層２よりバンドギャップが大きく（電子親和
力が小さく）、活性層２と良好な格子整合がとれる半導
体（例えば活性層２がＧａＡｓなら低濃度層６ａおよび
６ｂがＡｌＧａＡｓのような素材）にした場合を考える
。この時の低濃度層６ａの表面および低濃度層６ａ−活
性層２間のエネルギーバンド図を第４図に示す。この時
、低濃度層６ａにある電子は電子親和力の大きい活性層
２の方へ穆るため、低濃度層６ａの厚さとキャリア濃度
を最適化することにより、低濃度層６ａは完全に空乏化
（キャリアなしの状態に）させることがで、きるため、
低濃度層６ａの表面でのリーク電流も激減させることが
できる。また、活性層２がＧａＡｓの場合のＡｌＧａＡ
ｓの低濃度層５ａ、５ｂの組合せのように、活性層２の
素材より、本質的に表面準位の少ない素材を低濃度層６
ａ、６ｂに選ぶことが可能である。このような素材を第
１図〜第３図の低濃度層６ａおよび６ｂに用いることに
より、ＦＥＴの特性を変えることなく、余分な表面リー
ク電流をより一層低減できる。
力が小さく）、活性層２と良好な格子整合がとれる半導
体（例えば活性層２がＧａＡｓなら低濃度層６ａおよび
６ｂがＡｌＧａＡｓのような素材）にした場合を考える
。この時の低濃度層６ａの表面および低濃度層６ａ−活
性層２間のエネルギーバンド図を第４図に示す。この時
、低濃度層６ａにある電子は電子親和力の大きい活性層
２の方へ穆るため、低濃度層６ａの厚さとキャリア濃度
を最適化することにより、低濃度層６ａは完全に空乏化
（キャリアなしの状態に）させることがで、きるため、
低濃度層６ａの表面でのリーク電流も激減させることが
できる。また、活性層２がＧａＡｓの場合のＡｌＧａＡ
ｓの低濃度層５ａ、５ｂの組合せのように、活性層２の
素材より、本質的に表面準位の少ない素材を低濃度層６
ａ、６ｂに選ぶことが可能である。このような素材を第
１図〜第３図の低濃度層６ａおよび６ｂに用いることに
より、ＦＥＴの特性を変えることなく、余分な表面リー
ク電流をより一層低減できる。
（発明の効果〕
以上説明したように、この発明の請求項 （１）に記載
の発明は、半導体基板上に形成された所望の厚さを有す
る活性層上にオーミック接触のソース電極およびドレイ
ン電極を備え、活性層に１段または複数段のリセスを形
成し、Ｎ１段目のりセスにゲート電極を形成し、ゲート
電極が形成されたリセス以外の露出部表面に厚さ１００
０Å以下で、キャリア濃度がＩ Ｘ １０”ｃｍ −’
以下の低濃度層を形成したものであり、また、請求項
（２）に記載のように、活性層よりバンドギャップが大
きく、しかも活性層と良好な格子整合のとれる半導体か
らなる低濃度層を形成したので、ＦＥＴの特性を変えず
に余分な表面リーク電流が低減できる効果がある。
の発明は、半導体基板上に形成された所望の厚さを有す
る活性層上にオーミック接触のソース電極およびドレイ
ン電極を備え、活性層に１段または複数段のリセスを形
成し、Ｎ１段目のりセスにゲート電極を形成し、ゲート
電極が形成されたリセス以外の露出部表面に厚さ１００
０Å以下で、キャリア濃度がＩ Ｘ １０”ｃｍ −’
以下の低濃度層を形成したものであり、また、請求項
（２）に記載のように、活性層よりバンドギャップが大
きく、しかも活性層と良好な格子整合のとれる半導体か
らなる低濃度層を形成したので、ＦＥＴの特性を変えず
に余分な表面リーク電流が低減できる効果がある。
また、この発明の請求項（３）に記載の発明は、半導体
基板上に形成された所望の厚さを有する活性層上にキャ
リア濃度がｉ ｘ ｔ Ｏ”ｃｍ−’以下で、厚さが１
０００Å以下の第１の低濃度層を形成し、その上にキャ
リア濃度が３×１０１７ｃｍ−’以上の高濃度層を形成
し、さらにその上に第１の低濃度層と同様の条件の第２
の低濃度層を形成し、第１の低濃度層と活性層の界面よ
り下にリセス底面を有するように第１段目のリセスを形
成し、第２段目のリセス表面を第１の低濃度層により覆
い、高濃度層表面を第２の低濃度層で覆うとともに、活
性層上にソース電極およびドレイン電極をオーミック接
触により形成したもので、さらに容易に低寄生抵抗、高
耐圧、低リーク電流を達成できる効果がある。
基板上に形成された所望の厚さを有する活性層上にキャ
リア濃度がｉ ｘ ｔ Ｏ”ｃｍ−’以下で、厚さが１
０００Å以下の第１の低濃度層を形成し、その上にキャ
リア濃度が３×１０１７ｃｍ−’以上の高濃度層を形成
し、さらにその上に第１の低濃度層と同様の条件の第２
の低濃度層を形成し、第１の低濃度層と活性層の界面よ
り下にリセス底面を有するように第１段目のリセスを形
成し、第２段目のリセス表面を第１の低濃度層により覆
い、高濃度層表面を第２の低濃度層で覆うとともに、活
性層上にソース電極およびドレイン電極をオーミック接
触により形成したもので、さらに容易に低寄生抵抗、高
耐圧、低リーク電流を達成できる効果がある。
第１図、第２図はこの発明の一実施例をそれぞれ示すＦ
ＥＴの断面図、第３図はこの発明の他の実施例を示すＦ
ＥＴの断面図、第４図はこの発明の活性層と低濃度層の
エネルギーバンドを示す図、第５図、第６図は従来のＦ
ＥＴの断面図を各々示す。 図において、１は半導体基板、２は活性層、３．４．５
は各々ソース、ドレイン、ゲートの電極、５ａ、５ｂは
低濃度層、７は高濃度層である。 なお、各図中の同一符号は同一または相当部分を示す。
ＥＴの断面図、第３図はこの発明の他の実施例を示すＦ
ＥＴの断面図、第４図はこの発明の活性層と低濃度層の
エネルギーバンドを示す図、第５図、第６図は従来のＦ
ＥＴの断面図を各々示す。 図において、１は半導体基板、２は活性層、３．４．５
は各々ソース、ドレイン、ゲートの電極、５ａ、５ｂは
低濃度層、７は高濃度層である。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (3)
- （１）半導体基板上に形成された活性層上にオーミック
接触のソース電極およびドレイン電極を備え、前記活性
層に１段または複数段のリセスを形成し、第１段目のリ
セスにゲート電極を形成し、前記ゲート電極が形成され
たリセス以外の露出部表面に厚さ１０００Å以下で、キ
ャリア濃度が１×１０＾１＾７ｃｍ＾−＾３以下の低濃
度層を形成したことを特徴とする電界効果トランジスタ
。 - （２）低濃度層は活性層よりバンドギャップが大きく、
かつ前記活性層と良好な格子整合がとれる半導体からな
ることを特徴とする請求項（１）に記載の電界効果トラ
ンジスタ。 - （３）半導体基板上に形成された活性層上にキャリア濃
度が１×１０＾１＾７ｃｍ＾−＾３以下で、厚さが１０
００Å以下の第１の低濃度層を形成し、その上にキャリ
ア濃度が３×１０＾１＾７ｃｍ＾−＾３以上の高濃度層
を形成し、さらにその上に前記第１の低濃度層と同様の
条件の第２の低濃度層を形成し、前記第１の低濃度層と
活性層の界面より下にリセス底面を有するように第１段
目のリセスを形成し、第２段目のリセス表面を前記第１
の低濃度層により覆い、前記高濃度層表面を前記第２の
低濃度層で覆うとともに、前記高濃度層上にソース電極
およびドレイン電極をオーミック接触により形成したこ
とを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1141785A JP2518397B2 (ja) | 1989-06-02 | 1989-06-02 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1141785A JP2518397B2 (ja) | 1989-06-02 | 1989-06-02 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH036834A true JPH036834A (ja) | 1991-01-14 |
| JP2518397B2 JP2518397B2 (ja) | 1996-07-24 |
Family
ID=15300107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1141785A Expired - Lifetime JP2518397B2 (ja) | 1989-06-02 | 1989-06-02 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2518397B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0449626A (ja) * | 1990-06-19 | 1992-02-19 | Nec Corp | 電界効果トランジスタ |
| US5949095A (en) * | 1996-02-27 | 1999-09-07 | Fujitsu Limited | Enhancement type MESFET |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59177970A (ja) * | 1983-03-28 | 1984-10-08 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPS60130864A (ja) * | 1983-12-20 | 1985-07-12 | Fujitsu Ltd | 電界効果半導体装置 |
-
1989
- 1989-06-02 JP JP1141785A patent/JP2518397B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59177970A (ja) * | 1983-03-28 | 1984-10-08 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPS60130864A (ja) * | 1983-12-20 | 1985-07-12 | Fujitsu Ltd | 電界効果半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0449626A (ja) * | 1990-06-19 | 1992-02-19 | Nec Corp | 電界効果トランジスタ |
| US5949095A (en) * | 1996-02-27 | 1999-09-07 | Fujitsu Limited | Enhancement type MESFET |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2518397B2 (ja) | 1996-07-24 |
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