JPS59173866A - ロツク制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はロック制御方式に関し、特に複数のプロセッサ
が入出力装置、バス、データバッファ等のハードウェア
およびプログラム、データ等のソフトウェアを含む共有
資源を通常は１個のプロセッサのみで占用する排他制御
を行ないつつ全体として１つの系を構成して動作するマ
ルチグロセッサシステムにおいて、前記排他制御を実行
するために行なうロック動作のロック制御方式に関する
。

複数のプロセッサ等の資源要求者が非同期状態で１つの
共有資源全要求する場合には、各資源要求者による要求
の衝突を避は矛盾なく制御するだめの排他制御が必要で
あシ、このような排他制御により通常１つのプロセッサ
に対して共有資源の使用権全付与し他のプロセッサによ
る使用は排除しつつデータの処理を実行するロック（ｌ
ｏｃｋ）動作はよく知られている。

従来のマルチプロセッサシステムにおけるロックの実行
は、共有資源の使用権全必要とする各プロセッサがそル
ぞｎ随意にロック要求を出している。従って既に他のプ
ロセッサがロック要求を出して共有資源の使用権を与え
らｎてデータ処理実行中にあってはロック要求は失敗し
、このためロック要求が成功するまで繰返しロック要求
金山し続はロック要求が成功したのちそのプロセッサに
よる処理が実行さｎることとなる。

−しかしながら、このようなロック要求はマルチプロセ
ッサシステムを構成する全プロセッサによって行なわｎ
ることか可能であるため、上述したようなロック要求の
繰返しによってマルチプロセッサシステム全体の７ステ
ム動作が影響を受は全プロセッサの処理性能もその個数
に対応して大幅に低下してしまうという欠点がある。

本発明の目的は上述した欠点を除去し、マルチプロセッ
サシステムにおける共有資源の排他制御を行なうための
ロック要求において、自プロセッサによるロック要求が
失敗した場合にはロック成功により処理実行中の他プロ
セツサからロック解除通知がくるまでロック要求を出さ
ないようにするという手段金偏え、ロック要求失敗を継
続する無意味な動作？排除しマルチプロセッサシステム
の処理性能の低下を大幅に減少することができるロック
制御方式を提供することにある。

本発明の方式は、ロックによりシステム共有資源の排他
制御全行なうマルチプロセッサシステムにおいて、この
マルチプロセッサシステム金構成する複数のプロセッサ
からのロック要求を受けるとこれに応答しロックが可能
であるかもしくは不可能であるかによってロック成功も
しくは不成功の結果全そルぞれのプロセッサに通知しこ
の結果に対応する処理を実行せしめるロック要求結果通
知手段と、前記複数のプロセッサのうちのいず牡かがロ
ック要求を行なって失敗したときこｆ’Ｌ全ロック要求
を行なったプロセッサが認識するロック要求失敗認識手
段と、ロック要求を行なったプロセッサがロック要求に
成功し果すべき処理を実行したのち自プロセッサ以外の
前記複数の全プロセッサに対しロック解除子通知するロ
ック解除通知手段と、前記ロック要求失敗認識手段によ
ってロック要求を出したプロセッサがロック要求の失敗
を認識した場合前記ロック解除手段によって他のプロセ
ッサからロック解除を通知さｎ７）までロック要求を抑
止するロック要求抑止手段と、前記ロック要求失敗認識
手段によってロック要求全出したプロセッサがロック要
求の失敗を認識した場合前記ロック要求結果通知手段の
結果′（ｉ−変更するロック要求結果変更手段と全備え
て構成さルる。

次に図面を参照して本発明の詳細な説明する。

第１図を参照すると、本発明の一実施例はマルチプロセ
ッサシステムを構成する複数のプロセッサシステム全構
成する複数のプロセッサとじてのＣＰＵ（０）１．　Ｃ
ＰＵα）２とロック制御回路３とにより構成さルる。

第１図の実施例においては、プロセッサとして（７）　
ＣＰＵ　、２　ＣＰＵ、（０）１およびＣＰＵ（１）２
　ノ２個金側として示しているが、こルは伺個であって
も差支えない。

ＣＰＵ（ｏ）１とＣＰＵ（１）２とは同一の構成内容を
有するＣＰＵであり、ＣＰＵ（０）１　　に示す如くセ
レクタ１０゜フリツプフロツプ回路１１．ＯＲ回路１２
，２０．フリップフロッグ回路１３．ＡＮＤ回路１４．
ＮＯ地路１５１６、ＡＮＤ回路１７．およびフリップフ
ロッグ回路１８．１９のほか、マイクロプログラム方式
によるＣＰＵ　に含まｎる構成要素としての制御記憶２
１゜制御記憶アドレスレジスタ２２および制御記憶レジ
スタ２３等金備えて構成さ肛る。

さて、マイクロプログラムを格納し記憶する制御記憶２
１は、制御記憶アドレスレジスタ２２がら出力ライ／２
２１　を介して受ける制御記憶アドレス信号の指定する
マイクロプログラムを読出され出力ライ；’２１１　　
ｔ−介してこｆｌ、ｔ”制御記憶レジスタ２３に送出す
る。制御記憶レジスタ２３にストアされたマイクロプロ
グラムにはロック要求の指定を行なうロック制御フィー
ルドが含ま几ておシ、このロック制御フィールドによっ
てロック要求が指定されているときはこのロック制御フ
ィールド２３　（ａ）に指定された内容がロック要求信
号として出力２イア２３１　　ｅ介してセレクタ１ｏに
送出されるとともにこのマイクロプログラムの内容は出
力ライン２３２　を介して出力され、デコーダ等によっ
て解読さルたのちその内容の実行を制御する実行制御部
（図示せず）等に供給さルる。らこの実行制御部金倉し
てマイクロプログラムの指定する内容の処理が実行され
、このあと次のマイクロプログラムがまた制御記憶アド
レスレジスタ２２によって指定されるというようにして
次次に制御記憶２１のマイクロプログラムが実行される
。

セレクタ１０にはこのようにして供給されたロック要求
信号と入力ライ；／１０１　　ｅ介して入力する、ロッ
ク要求をしない内容七指示するロック非要求信号とが印
加し、後述するフリップフロップ回路１３から出力ライ
ン１３１　を介して供給されるセレクト信号が印加され
るときにはロック非要求信号金１またセレクト信号が供
給さｎないときにはロック要求信号をセレクトしてこ詐
らｔ出カライア１０２　　ｋ介してロック制御回路３に
送出する。上述したロック非要求信号は他のＣＰＵ、た
とえばＣＰＵ（１）がロック要求に成功して処理を実行
しておりロック要求金山すことが不適当である場合にロ
ック要求信号の入力の有無にかかわらずロック非要求を
行なわない内容會有する予め特定量るコードの信号とし
て設定されているものである。

従来のロック要求方式におってはこのようにロック要求
とロック非要求との２つの運用状態を設けることなくロ
ック要求信号のみが各ＣＰＵから繰返し出力さ几、この
ため前述したような欠点を生ずることとなる。

そこで本発明においてはこの欠点を次のようにして除去
している。

無意味なロック要求金避けるためには、一度ロツク要求
に失敗したプロセッサがロック要求成功の可能性が発生
したこと、つま９０ツク七取っていた他プロセツサがロ
ックを外したことを認識できなくてはならない。

ＣＰＵ（ｏ）１とＣＰＵ（１）２とはそれぞれ制御記憶
レジスタ２３から読出されデコーダ等を介して解読さｎ
たマイクロプログラム命令を前述した実行制御部に送出
しこれによる制御上受けつつ命令が実行さ几るが、ロッ
ク解除もＣＰＵ（０）１やＣＰＵα）２等の各ＣＰＵ　
からこのような実行制御段階で互いに通知し合うように
予め設定さｎており、第１図の実施例でＣＰＵ（１）２
によるロック状態が解除されたときには、ＣＰＵ（１）
２から入力ライン１１１ｔ″介して２値の論理値“１”
レベルの信号がロック解除信号としてフリップフロップ
回路１１に送出さｎるように制御記憶２１．制御記憶ア
ドレスレジスタ２２、および制御記憶レジスタ２３等に
よるマイクロプログラム命令処理を介してフリ７１７１
２１回路１１の入力が決定されている。

フリップフロップ回路１１は、フリップフロップ回路１
３．１８および１９と同じく、クロック信号ＣＬが印加
するごとに入力論理値′″１′、″″０′″に対応して
出力論理値１１”ど０１１−得るいわゆるＤ凰フリップ
フロップ回路である。

フリップフロップ回路１１は、ＣＰＵ（１）２により回
路１２の１人力として送出する。

ＯＲ回路１２には入カライア２２２　ｔ”介して外部の
イベントによυＣＰＵ（ｏ）ｉに対する割込み等力五発
生した場貧、こｎｒ制御記憶アドレスレジスタ２２會介
して制御記憶２１に割込ませるとともにＯＲ回路１２の
もうひとつの入力として供給される論理値′１”　レベ
ルの信号が外部イベント信号として入力する。

従ってＯＲ回路１２はこｎら２人力のいずｎがが論理値
″′１”レベルで供給さ几るときに論理イｖｒｘ’レベ
ルの信号を出力しこｆ’Ｌｉ出カライカライン１２Ｚ介
してフリップフロップ回路１３にリセッ）ｆＮ号として
供給し、また２人力いずｉの供給も受けず従ってロック
が継続しているときにはフリップフロップ回路１３には
リセット信号が送出さｎない。

さて、ＣＰＵ（０）のマイクロプログラムのロック要求
により出力ライン１０２　　を介して送出さルたロック
要求信号はロック制御回路３に送出さｎるが、このロッ
ク制御回路３にはＣＰＵ（１）２等の他のＣＰＵからの
すべてのロック要求信号も入力さ几、ロック制御回路３
はこれらの入力を受けるごとにこのロック要求信号に対
して応答する意味の論理値°゛１”レベルのリグライ信
号を出力しこれを出方ライン３０１　を介してＡＮＤ回
路１４およびフリップフロップ回路１９に送出するとと
もに、その時点における全ロック要求信号の入力状態を
判断して既にロック成功中のロック要求信号があｎば論
理値″０”レベル、他にロック要求信号の入力がなけ。

ば論理値１１”レベルの信号をそ扛ぞれロック不成功お
よびロック、成功は号として出力ライン３０２　を介し
てＮＯＴ回路１５およびＡＮＮ絡路１７送出する。

ロック制御回路３からロック不成功信号、すなわち論理
値゛０”レベルの信号が出力されると、こｎはＮＯＴ回
路１５によって論理値“１″レベルに変換さ几て出力ラ
イｙ１５１ｒ介してフリップフロップ回路１３に供給さ
ｎる。−万、論理値′１”レベルのリグライ信号はＡＮ
Ｄ回路１４に供給さル、ＡＮＤ回路１４はこ几とクロッ
ク信号ＣＬとの２人力を同時に受けるとき出力ラインに
クロック信号ＣＬ（、−出力し論理値６１”レベルのク
ロック信号がフリップフロップ回路１３のクロック端子
に印加さｎｌこのクロック信号のタイミングでＮＯＴ回
路１５の出力がセット信号としてラッチさｎ出力として
論理値″１＃１＃レベル、こｆＬヲ出カライン１３１全
介してセレクタ１０にセレクタ信号として送出する。

セレクタ１０はこのセレクタ信号によって入力ライン１
０１　　を介して入力するロック非要求信号をロック要
求信号に変えて出力ライン１０２　　を介してロック制
御回路３に送出する。

このようにしてロック要求が不成功の場合にはロック要
求の失敗ｆ、認識しその後のロック要求が抑止されるが
、前述した如く出力ライン１１１　　ｋ介してフリップ
フロップ回路１１にロック解除は号を受けるか、もしく
は出カライア２２２　　ｋ介して外部イベントｔＨ号を
受けＯＲ回路１２から論理値″′１＃レベルのリセット
信号がフリップフロップ回路１３に入力さｎるとフリッ
プフロップ回路１３がリセットさｔ１出カライン１３１
　には論理１ｒｏ”レベルが出力さｎ１従ってロック非
要求信号の送出は中止し、ロック要求信号が出力ライン
１０２を介してロック制御回路３に送出さｎる。

ロック制御回路３はこの状態でロック要求信号を受はロ
ック要求が失敗すると前述した動作を繰返し、ロック要
求が成功した場合には出力ライン３０２　を介して論理
値＠１”レベルの信号をロック成功信号として送出する
。この場合はフリップフロップ回路１３は論理値“０＃
レベルを受けて論理値″′０＃レベルの出力を出力ライ
ン１３１に送出し、従ってセレクタ１０によるロック要
求信号とロック非要求信号の切替えは行なわルない。

このようにしてロック要求が不成功の場合にはこｆ’Ｌ
を認識してロック解除信号が入力するまではロックの要
求全抑止し、ロック解除信号を受けてからロックに成功
した場合にはＣＰＵ（０）１におけるマイクロプログラ
ムの指定する処理が実行さｎｌこルが完了するとＣＰＵ
（０）１からＣＰＵα）２等の他のＣＰＵ　に対するロ
ック解除信号の通知が行なわ扛るが、この動作は次のよ
うにして実施される。

すなわち、ロック要求不成功の場合にはフリップフロッ
プ回路１３の出力として論理値′１”が出力ライ／１３
１　　’に介してＮＯＴ回路１６にも入力され、こｎは
論理値”０″レベルとして出力ライン１６１　ｋ、介し
て・αＤ回路１７０１人力として送出される。ＡＮＤ回
路１７には出力ライン３０２を介して論理値”０”レベ
ルがもうひとつの入力として加えらｎるがこの場合はＡ
ＮＤ　東件は成立せず出力ライン１７１には論理値″″
０”レベルが出力する。

ロック要求成功の場合には上述した論理値レベルが逆転
した状態となｆｉ　ＡＮＤ回路１７の２人力にはそｎぞ
ｎ論理値″１”レベルの信号が加えらｎ従ってＡＮＤ　
条件が成立して出力ライン１７１　には論理値“１”レ
ベルの信号が供給さルる。

フリップフロップ回路１８は、クロック信号ＣＬを印加
されるごとにこの入力の論理値に対応する０″もしくは
“１”レベルの論理値を出力しこｆ’Ｌ’に出力ライン
１８１　全弁して出力し、前述した実行制御部等の制御
のもとに制御記憶レジスタ２３によって指定さｎる次に
実行すべきマイクロプログラム命令のアドレス全変更せ
しめて制御記憶アドレスレジスタ２２によって指定する
ようにしてフリップフロップ回路１８の出力、すなわち
ロック成功、不成功に対応するマイクロプログラム命令
の処理が実行される。

一方、フリップフロップ回路１９には、ロック要求信号
がロック制御回路３に入力するごとにこれに郡答して論
理値“１＃レベルのリプライ信号が出力ライン３０１全
介して入力さｎる。このリプライ信号は出力ライン１０
２　を介してロック制御回路３に入力する信号がロック
要求信号であるときこのロック要求に応答する信号とし
て出力されるもの′１１′あり、フリップフロップ回路
１３から出力ライン１３１　　ｆｔ介して出力する信号
が論理ｒ　ＯＴｔとる場合、すなわちフリップフロップ
回路１３が出力ライ／１２１　　’に介してロック解除
信号金受けているときでらって、従って入力するロック
要求信号によるロック要求がロック制御回路３の判定に
よって晟功となるか不成功となるかの状態はこのリプラ
イ信号が出力さまた状態のときだけありうることとなる
。このような意味をもつリプライ信号がフリップフロッ
プ回路１９に供給さルると、クロック信号ＣＬ、印加時
ごとにセットさｎ論理値“１″レベルの出力を出力ライ
ンに送出する。

フリップフロップ回路１９もこのようにしてリプライ信
号の入力の有無に対応して論理値″″１”もしくは“Ｏ
”を出力し、こｎはフリップフロップ回路１８によるロ
ック要求の成功もしくは不成功いずルかを待ち受ける情
報として出力ライン１９１　　に出力さ几たのち、フリ
ップフロップ回路１８の出力と全く同様にして制御記憶
レジスタ２３で指定さｎる次のマイクロ命令アドレス金
変えて制御記憶アドレスレジスタ２２の指定するアドレ
ス金、ロック成功もしくは不成功に対応して実行すべき
次のマイクロプログラムの指定し、その処理を実行せし
める。

ロック要求が不成功に終った場合、そのプロセッサは他
プロセツサからロック解除通知が発生しない間もしくは
外部イベントが発生しない間は、・前述したように出力
ライ／１３１　に論理値″１＃全出力しておシ、この結
果ＡＮＤ　回路１７は論理値０＃會、ＯＲ回路２ｏは論
理値″′１″全１″七七出力し、フリップフロップ回路
１８，１９の出力はそｎぞれ論理値″′０″、および論
理値＠１＃に変更さルる。こｎはロック要求不成功の結
果と等しく、マイクロ命令アドレスはロック不成功の処
理ｔ−災行せしめるマイクロ命令アドレスを指示するよ
うに指定さ几る。

また、ロック要求が成功した場合、もしくはロック要求
が不成功に終った場合て他プロセツサか。

らロック解除通知が発生しｆｃアと、あるいは外部イベ
ントが発生したあとは出力ライン１３１　には論理値＠
Ｏ”が出力さｎフリップフロップ回路１８゜１９にはロ
ック制御回路３の出力がそのままストアさｎる。

このようにして、ロック解除状態にあっては複数のＣＰ
Ｕ　からのロック要求を受けてこｒｌ′ｔ−判足し、ロ
ック要求に応答するリグライ信号とともにロックの成功
もしくは不成功をそｎぞｎのＣＰＵに通知して、成功し
たＣＰＵ　は本来の処理を実行せしめ、不成功のＣＰＵ
　についてはロック要求の無意味な繰返しを抑止じた待
機状態として次のロック成功の機会全付与するようにロ
ック要求の結果ｆ：ＣＰＵ　に通知しつつ、ＣＰＵには
この結果に対応する処理を実行せしめるロック要求結果
通知手段とロック要求結果変更手段とによって極めて効
果的なロック動作を行なっている。

本発明のロック制御方式は、ロックによシシステム共有
資源の排他制御上行なうマルチプロセッサシステムにお
いて、ロック要求に失敗したプロセッサはこれを認識し
てロック解除状態になるまでは無意味な繰返し要求を避
け、またロック要求に成功したプロセッサはこれによっ
て処理業務を完了した場合、ロック解除を他のプロセッ
サに通知してロック要求を行なわしめるように制御する
点に基本的な特徴を有するものでロシ、第１図に示す実
施例の変形も種種考えらｎる。

たとえば、第１図の実施例ではプロセッサがＣＰｔＪ（
０）１オＪ：びＣＰＵ（１）２ノ２　個ｔＪｌｌ用ｆ　
、６　場ｅ　’に例としているが、この個数はマルチプ
ロセッサシステムＯ規模に応じて任意に設定しても全く
同様に実施しうろことは明らかである。

また、フリップフロップ回路１１．１３．１８．および
１９はこｎをＤ型フリップフロッ１回路としているが、
こルらは同等な機能を有する他のフリップフロップ回路
と置換しても差支えなく、以上は本発明の主旨を損なう
ことなくいずｎも容易に実施しうるものである。

以上説明したように本発明によ１ｔｔＪｆ、ロックによ
シシステム共有資源の排他制御を行ないつつ処理を行な
うマルチプロセッサシステムにおいて、ロック要求を失
敗したときはこｆ′Ｌｔ−認識してロック可能状態とな
るロック解除信号を受けるまでは繰返しロック要求を抑
止し、ロックに成功して本来の成理全完了したときはロ
ック解除信号を他の全プロセッサに通知するという手段
金偏えることによって無意味なロック要求の繰返しを避
は従ってマルチプロセッサのシステム性能の低下全大幅
に改善しうるロック制御方式が実現できるという効果が
ある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図である。 １．４・・・・・・ＣＰＵ、　３・・・・・・ロック制
御回路、１１．１３゜１８．１９・・・・・・フリップ
フロップ回路、１２，２０・・・・・・ＯＲ回路、１４
，１７・・・・・・ＡＮＤ回路、１５．１６・・・・・
・ＮＯＴ回路、２１・・・・・・制御記憶、２２・・・
・・・制御記憶アドレスレジスタ、２３・・・・・・制
御記憶レジスタ。 代理人　弁理士　　内　原　　　晋

Claims (1)

【特許請求の範囲】
1. ロックによシシステム共有資源の排他制御上行なうマル
   チプロセッサシステムにおいて、このマルチプロセッサ
   システムを構成する複数のプロセッサからのロック要求
   を受けるとこ几に応答しロックが可能であるかもしくは
   不可能であるかによってロック成功もしくは不成功の結
   果をそ几ぞｎのプロセッサに通知しこの結果に対応する
   処理を実行せしめるロック要求結果通知手段と、前記複
   数のプロセッサのうちのいず几かがロック要求上行なっ
   て失敗したときこｆ′Ｌｆ、ロック要求を行なったプロ
   セッサが認識するロック要求失敗認識手段と、ロック要
   求を行なったプロセッサがロック要求に成功し果すべき
   処理全実行したのち自プロセッサ以外の前記複数の全プ
   ロセッサに対しロック解除を通知するロック解除通知手
   段と、前記ロック要求失敗認識手段によってロック要求
   を出したプロセッサがロック要求の失敗全認識した場合
   前記ロック解除手段によって他のプロセッサからロック
   解除を通知さｎるまでロック要求を抑止するロック要求
   抑止手段と、前記ロック要求失敗認識手段によってロッ
   ク要求金山したプロセッサがロック要求の失敗全認識し
   た場合前記ロック要求結果通知手段の結果を変更するロ
   ック要求結果変更手段とを備えてマルチプロセッサシス
   テムにおけるロック要求の制御を行なうことを特徴とす
   るロック制御方式。