JPS5833632B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS5833632B2 JPS5833632B2 JP51028624A JP2862476A JPS5833632B2 JP S5833632 B2 JPS5833632 B2 JP S5833632B2 JP 51028624 A JP51028624 A JP 51028624A JP 2862476 A JP2862476 A JP 2862476A JP S5833632 B2 JPS5833632 B2 JP S5833632B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- input
- circuit
- output
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、半導体記憶装置の改良に関する。
従来の１ビツト型のピン接続が人出分離型のスタチック
型半導体記憶装置は、入力端子と出力端子が分離されて
おり、半導体記憶装置からの読出し時に入力回路が高イ
ンピーダンスに、半導体記憶装置への書込み時に出力回
路が高インピーダンスにならないため、一般的に半導体
記憶装置の入力端子と出力端子を一本の共通したデータ
バスで外部接続できないので入出力信号線共通の半導体
記憶装置ユニットに使う事ができない。
型半導体記憶装置は、入力端子と出力端子が分離されて
おり、半導体記憶装置からの読出し時に入力回路が高イ
ンピーダンスに、半導体記憶装置への書込み時に出力回
路が高インピーダンスにならないため、一般的に半導体
記憶装置の入力端子と出力端子を一本の共通したデータ
バスで外部接続できないので入出力信号線共通の半導体
記憶装置ユニットに使う事ができない。
一方間型で入出力信号線共通の記憶装置ユニットに使う
事のできる記憶装置では、この記憶装置ユニットのコン
トロールのための専用端子が必要であるので、端子数が
増すことになる。
事のできる記憶装置では、この記憶装置ユニットのコン
トロールのための専用端子が必要であるので、端子数が
増すことになる。
パラレルビット型の半導体記憶装置では、第１図に示す
ように入出力信号線を共通にすることができるが、１チ
ツプの許容可能なワード数は１ビツト型に比べると小さ
くなっている。
ように入出力信号線を共通にすることができるが、１チ
ツプの許容可能なワード数は１ビツト型に比べると小さ
くなっている。
従って大容量の記憶装置ユニットを作る時は、−信号線
に接続されるチップ数が多くなり、このため負荷容量が
急激に増加する。
に接続されるチップ数が多くなり、このため負荷容量が
急激に増加する。
亦各チップを選択するために、番地選択信号からチップ
選択信号に変換する装置が必要とするなど繁雑となる欠
点がある。
選択信号に変換する装置が必要とするなど繁雑となる欠
点がある。
本発明はデータ入力端子とデータ出力端子が一本の共通
したデータバスで外部接続ができ、−信号線につくチッ
プの負荷容量が減少した１ビツト型、入出力分離型、ス
タチック型の半導体記憶装置を得ることを目的としてい
る。
したデータバスで外部接続ができ、−信号線につくチッ
プの負荷容量が減少した１ビツト型、入出力分離型、ス
タチック型の半導体記憶装置を得ることを目的としてい
る。
本発明の一実施例を、第２図を参照して説明する。
本発明の１ビツト型でピン接続が入出力分離型のスタチ
ック型半導体記憶装置の外部端子は、データ入力端子と
、データ出力端子と、アドレス端子と、Ｒ／Ｗパルス端
子と、チップセレクト端子と、電源ＶＤＤ 端子と、電
源ＶＳＳ 端子とから構成される。
ック型半導体記憶装置の外部端子は、データ入力端子と
、データ出力端子と、アドレス端子と、Ｒ／Ｗパルス端
子と、チップセレクト端子と、電源ＶＤＤ 端子と、電
源ＶＳＳ 端子とから構成される。
制御回路２１にチップセレクト端子１７とＲ／Ｗパルス
端子１８を接続し、入力回路２０にデータ入力端子１６
を出力回路２２にデータ出力端子１９を接続している。
端子１８を接続し、入力回路２０にデータ入力端子１６
を出力回路２２にデータ出力端子１９を接続している。
チップセレクト端子１７とＲ／Ｗパルス端子１８を接続
した制御回路２１にリード信号取出専用のＲ端子１５と
ライト信号取出専用のＷ端子１４を内部に設け、とのＲ
端子１５を出力回路２２に、Ｗ端子１４を入力回路２０
に接続している。
した制御回路２１にリード信号取出専用のＲ端子１５と
ライト信号取出専用のＷ端子１４を内部に設け、とのＲ
端子１５を出力回路２２に、Ｗ端子１４を入力回路２０
に接続している。
チップ選択信号がチップセレクト端子１７に入つｋ と
＠Ｒ／Ｗパルス端子１８に入るリード信号あるいはライ
ト信号に対応して制御回路２１のＲ端子１５あるいはＷ
端子１４にリード信号あるいはライト信号が表われる。
＠Ｒ／Ｗパルス端子１８に入るリード信号あるいはライ
ト信号に対応して制御回路２１のＲ端子１５あるいはＷ
端子１４にリード信号あるいはライト信号が表われる。
チップセレクト端子１７にチップ選択信号が入ったとき
はＲ／Ｗパルス端子１８にリード信号あるいはライト信
号が入っても制御回路２１によってリード信号あるいは
ライト信号を制御している。
はＲ／Ｗパルス端子１８にリード信号あるいはライト信
号が入っても制御回路２１によってリード信号あるいは
ライト信号を制御している。
このため制御回路２１のＲ端子１５にリード信号が、Ｗ
端子１４にライト信号が表われない。
端子１４にライト信号が表われない。
すなわちチップ選択信号あるいはチップ不選択信号によ
って制御回路２１を制御している。
って制御回路２１を制御している。
チップ不選択時に於いてチップ選択信号が、制御回路２
１のＲ端子１５とＷ端子１４を経て入力回路２０．出力
回路１２に入り、入力回路１１の入力インピーダンスと
、出力回路２２の出力インピーダンスが高インピーダン
スとなる。
１のＲ端子１５とＷ端子１４を経て入力回路２０．出力
回路１２に入り、入力回路１１の入力インピーダンスと
、出力回路２２の出力インピーダンスが高インピーダン
スとなる。
チップ選択時に於いて、Ｒ／Ｗパルス端子１８に入った
リード信号が制御回路２１を経て出力回路２２に入り出
力回路２２の出力インピーダンスが低インピーダンスに
なる。
リード信号が制御回路２１を経て出力回路２２に入り出
力回路２２の出力インピーダンスが低インピーダンスに
なる。
又Ｒ／Ｗパルス端子１８に入ったライト信号が制御回路
２１を経て入力回路２０に入り入力回路２０の入力イン
ピーダンスが低インピーダンスとなる。
２１を経て入力回路２０に入り入力回路２０の入力イン
ピーダンスが低インピーダンスとなる。
データ出力端子１９を一本の共通したデータバスで外部
接続すると半導体記憶装置が書込み時に出力回路２２は
高インピーダンスとなりこの端子に入るデータは書込筐
れることになり、この装置が読出し時に入力回路２０は
高インピーダンスとなるから読出したデータは入力回路
２０に入らず、この端子から読出せる。
接続すると半導体記憶装置が書込み時に出力回路２２は
高インピーダンスとなりこの端子に入るデータは書込筐
れることになり、この装置が読出し時に入力回路２０は
高インピーダンスとなるから読出したデータは入力回路
２０に入らず、この端子から読出せる。
制御回路２１、入力回路２０、出力回路２２の実施例を
第２図に示したが、本発明の半導体記憶装置の制御回路
、入力回路や出力回路は第２図の実施例に限定されるこ
となく、以上述べた条件を満足すればよい。
第２図に示したが、本発明の半導体記憶装置の制御回路
、入力回路や出力回路は第２図の実施例に限定されるこ
となく、以上述べた条件を満足すればよい。
本発明によると、ピン接続は従来の１ビツト型入出力分
離型の半導体記憶装置と同じであるから、記憶装置ユニ
ットにしたとき従来の半導体記憶装置と互換性があり、
データ入力端子とデータ出力端子を一本の共通したデー
タバスで外部接続でき、チップセレクト端子とＲ／Ｗパ
ルス端子を接続した制御回路を設けることにより、特別
な端子は必要でなく、記憶装置ユニットの実装密度が上
がる。
離型の半導体記憶装置と同じであるから、記憶装置ユニ
ットにしたとき従来の半導体記憶装置と互換性があり、
データ入力端子とデータ出力端子を一本の共通したデー
タバスで外部接続でき、チップセレクト端子とＲ／Ｗパ
ルス端子を接続した制御回路を設けることにより、特別
な端子は必要でなく、記憶装置ユニットの実装密度が上
がる。
洋本発明の１ビツト型半導体記憶装置は、従来のパラレ
ルビット型半導体記憶装置に比べて１チップ当りの負荷
容量は大きいが、記憶装置ユニットにしたときワード数
が異なるため一信号線につくチップの負荷容量は半減し
、大容量の記憶装置ユニットをつくる程、−信号線あた
りのチップの占める負荷容量が減少し、更に番地信号か
らチップを選択する信号を作る装置が必要なくなるとい
う効果がある。
ルビット型半導体記憶装置に比べて１チップ当りの負荷
容量は大きいが、記憶装置ユニットにしたときワード数
が異なるため一信号線につくチップの負荷容量は半減し
、大容量の記憶装置ユニットをつくる程、−信号線あた
りのチップの占める負荷容量が減少し、更に番地信号か
らチップを選択する信号を作る装置が必要なくなるとい
う効果がある。
第１図は従来のパラレルビット型、入出力共通型の半導
体記憶装置のブロック図、第２図は本発明の１ビツト型
、入出力分離型の半導体記憶装置の回路図である。 １〜１２・・・チップ、１３・・・チップセレクト端子
、１６・・・入力端子、１７・・・チップセレクト端子
、１８・・・Ｒ／Ｗパルス端子、１９・・・出力端子、
２０・・・入力回路、２１・・・制御回路、２２・・・
出力回路。
体記憶装置のブロック図、第２図は本発明の１ビツト型
、入出力分離型の半導体記憶装置の回路図である。 １〜１２・・・チップ、１３・・・チップセレクト端子
、１６・・・入力端子、１７・・・チップセレクト端子
、１８・・・Ｒ／Ｗパルス端子、１９・・・出力端子、
２０・・・入力回路、２１・・・制御回路、２２・・・
出力回路。
Claims (1)
- １ 入力回路に接続された入力端子と、出力回路に接続
された出力端子と、アドレス端子と、制御回路に接続さ
れたチップセレクタ端子とＲ／Ｗパルス端子と、電源Ｖ
ＤＤ 端子と、電源ＶＳＳ 端子とのみからなり、前記
チップセレクト端子と前記Ｒ／Ｗパルス端子に入る信号
によって前記制御回路を経て前記入力回路と前記出力回
路を制御し、前記半導体記憶装置が、チップ不選択時に
前記入力回路と前記出力回路を共に高インピーダンスに
、書込み時に前記出力回路を、読出し時に前記入力回路
を高インピーダンスにすることを特徴とする１ビツト型
でピン接続が入出力分離型スタチック型の半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51028624A JPS5833632B2 (ja) | 1976-03-18 | 1976-03-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51028624A JPS5833632B2 (ja) | 1976-03-18 | 1976-03-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52112242A JPS52112242A (en) | 1977-09-20 |
| JPS5833632B2 true JPS5833632B2 (ja) | 1983-07-21 |
Family
ID=12253695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51028624A Expired JPS5833632B2 (ja) | 1976-03-18 | 1976-03-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5833632B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5314526A (en) * | 1976-07-26 | 1978-02-09 | Hitachi Ltd | Semiconductor memory |
| US4467455A (en) * | 1982-11-01 | 1984-08-21 | Motorola, Inc. | Buffer circuit |
-
1976
- 1976-03-18 JP JP51028624A patent/JPS5833632B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52112242A (en) | 1977-09-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4744061A (en) | Dynamic semiconductor memory device having a simultaneous test function for divided memory cell blocks | |
| US5506814A (en) | Video random access memory device and method implementing independent two WE nibble control | |
| US4656605A (en) | Single in-line memory module | |
| US4394753A (en) | Integrated memory module having selectable operating functions | |
| US5122987A (en) | Semiconductor memory device with individually addressable space cells capable of driving a data bus | |
| JPS5951073B2 (ja) | 半導体記憶装置 | |
| US4480321A (en) | Semiconductor memory device | |
| US4922457A (en) | Serial access memory system provided with improved cascade buffer circuit | |
| US5446859A (en) | Register addressing control circuit including a decoder and an index register | |
| KR880013070A (ko) | 디지탈 신호처리장치 | |
| US20020024834A1 (en) | Memory module having programmable logic device and sTSOP | |
| JPS5833632B2 (ja) | 半導体記憶装置 | |
| EP0285125A2 (en) | Semiconductor memory having a parallel input/output circuit | |
| JPH0449195B2 (ja) | ||
| US7003636B2 (en) | Memory control circuit | |
| JPS59168983A (ja) | 半導体記憶装置 | |
| US5373464A (en) | CCD array memory device having dual, independent clocks of differing speeds | |
| JPH0411959B2 (ja) | ||
| JPS58218097A (ja) | 高速半導体メモリ | |
| JPS6315673B2 (ja) | ||
| JP3241110B2 (ja) | 半導体記憶装置 | |
| EP0217348A2 (en) | Memory connected state detecting circuit | |
| JPS6072049A (ja) | 単式インライン・メモリモジユ−ル | |
| JPH0715794B2 (ja) | 半導体メモリ装置 | |
| JPS59231791A (ja) | 半導体記憶装置 |