JPS59163828A - 微細パタ−ンの形成方法 - Google Patents
微細パタ−ンの形成方法Info
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- JPS59163828A JPS59163828A JP3848683A JP3848683A JPS59163828A JP S59163828 A JPS59163828 A JP S59163828A JP 3848683 A JP3848683 A JP 3848683A JP 3848683 A JP3848683 A JP 3848683A JP S59163828 A JPS59163828 A JP S59163828A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、微細ノ９ターンの形成方法に関する。
従来の微細パターンの形成方法は、凹凸の表面を有する
半導体基板上に、所望の微細パターンを形成する場合、
次のようにして行われている。先ず、第１図（４）に示
す如く、凹凸部１を有する半導体基板２の表面に、レゾ
スト膜３を十分に厚肉に形成して表面を平坦化する。レ
ジスト膜３の平坦な表面上に中間層として例えばシリコ
ン酸化膜４を形成する。次いで、シリコン酸化膜４上に
再びレジスト膜５を形成する。このレゾスト膜５に周知
の写真蝕刻法にて・母ターニングを施す。
半導体基板上に、所望の微細パターンを形成する場合、
次のようにして行われている。先ず、第１図（４）に示
す如く、凹凸部１を有する半導体基板２の表面に、レゾ
スト膜３を十分に厚肉に形成して表面を平坦化する。レ
ジスト膜３の平坦な表面上に中間層として例えばシリコ
ン酸化膜４を形成する。次いで、シリコン酸化膜４上に
再びレジスト膜５を形成する。このレゾスト膜５に周知
の写真蝕刻法にて・母ターニングを施す。
次に、パターニングされたレジスト膜５′をマスクにし
てシリコン酸化膜４をパターニングする。更に、このパ
ターニングされたシリコン酸化膜４′をマスクにして、
その直下のレジスト膜３′が残存するように、第１図（
Ｂ）に示す如くパターニングを施し、微細パターンを得
る。
てシリコン酸化膜４をパターニングする。更に、このパ
ターニングされたシリコン酸化膜４′をマスクにして、
その直下のレジスト膜３′が残存するように、第１図（
Ｂ）に示す如くパターニングを施し、微細パターンを得
る。
このように従来の微細パターンの形成方法では、中間層
であるシリコン酸化膜４の形成後に、その上方に形成し
たレジスト膜５をパターニングするためのマスク合せ作
業を必要とする。このため、中間層をシリコン酸化膜４
や９化膜の如く、透明か部材で形成する必要がある。そ
の結果、中間層の材質が制限されるので、製造が困難で
あると共に、製造コストを高くする。また、有機膜であ
るレジスト膜３上に、酸化膜や窒化膜を形成するのが困
難であり、作業性を低下する。
であるシリコン酸化膜４の形成後に、その上方に形成し
たレジスト膜５をパターニングするためのマスク合せ作
業を必要とする。このため、中間層をシリコン酸化膜４
や９化膜の如く、透明か部材で形成する必要がある。そ
の結果、中間層の材質が制限されるので、製造が困難で
あると共に、製造コストを高くする。また、有機膜であ
るレジスト膜３上に、酸化膜や窒化膜を形成するのが困
難であり、作業性を低下する。
本発明は、中間層に不透明な膜の使用を可能にして、製
造を容易にすると共に製造コストの低減を達成した微細
パターンの形成方法を提供することをその目的とするも
のである。
造を容易にすると共に製造コストの低減を達成した微細
パターンの形成方法を提供することをその目的とするも
のである。
本発明は、レジスト膜の形成後に中間層を形成し、その
パターニングを行うことにより、中間層に不透明な膜の
使用を可能にして、製造を容易にすると共に製造コスト
の低減を達成した微細パターンの形成方法である。
パターニングを行うことにより、中間層に不透明な膜の
使用を可能にして、製造を容易にすると共に製造コスト
の低減を達成した微細パターンの形成方法である。
以下、本発明の実施例について図面を参照して説明する
。
。
先ず、第２図（Ａ）に示す如く、表面に多数の凸部１１
を有する半導体基板１２を用意する。この半導体基板１
２の表面に、例えばポリスチレンを主成分とする有機物
を回転塗布法で厚さ約１．５μｍ塗布し、表面の平坦な
下地層１３を形成する。
を有する半導体基板１２を用意する。この半導体基板１
２の表面に、例えばポリスチレンを主成分とする有機物
を回転塗布法で厚さ約１．５μｍ塗布し、表面の平坦な
下地層１３を形成する。
次いで、下地層１３を乾燥させた後、その表面にレゾス
トを回転塗布法で厚さ１μｍ塗布してレジスト膜１４を
形成する。このレジスト膜１４に感光、現像等を行い同
図（Ｂ）に示す如く、パターニング処理を施す。
トを回転塗布法で厚さ１μｍ塗布してレジスト膜１４を
形成する。このレジスト膜１４に感光、現像等を行い同
図（Ｂ）に示す如く、パターニング処理を施す。
次いで、同図（Ｃ）に示す如く、パターニングされたレ
ジスト膜１４の表面及び露出した下地層１３上に、例え
ばアルミニウムを真空蒸着法またはスパッタリング法に
て厚さ約３０００１堆積し、中間層１５ａ、１５ｂとす
る。ここで、半導体基板１２に向って飛来して来るアル
ミニウム粒子は、可能彦限シ基板面に対して垂直に飛来
するように設定する。また、中間層１５ａが形成される
下地膜Ｊ３と、半導体基板１２は冷却しておくのが望ま
しい。このような操作によって、堆積するアルミニウム
粒子のステップカパレイジを極端に悪くし、下地膜１３
上の中間層１５ｈとレジスト膜１４上の中間層１５ｂと
を分離するものである。
ジスト膜１４の表面及び露出した下地層１３上に、例え
ばアルミニウムを真空蒸着法またはスパッタリング法に
て厚さ約３０００１堆積し、中間層１５ａ、１５ｂとす
る。ここで、半導体基板１２に向って飛来して来るアル
ミニウム粒子は、可能彦限シ基板面に対して垂直に飛来
するように設定する。また、中間層１５ａが形成される
下地膜Ｊ３と、半導体基板１２は冷却しておくのが望ま
しい。このような操作によって、堆積するアルミニウム
粒子のステップカパレイジを極端に悪くし、下地膜１３
上の中間層１５ｈとレジスト膜１４上の中間層１５ｂと
を分離するものである。
次に、レジスト膜１４を所定の除去液で除去し、その上
に載置した中間層１５ｂをリフトオフによシ同時に除去
する。而して、下地膜１３上に所定パターンの状態で中
間層１５ａを同図（Ｄ）に示す如く、残存せしめる。
に載置した中間層１５ｂをリフトオフによシ同時に除去
する。而して、下地膜１３上に所定パターンの状態で中
間層１５ａを同図（Ｄ）に示す如く、残存せしめる。
次に、残存した中間層１５ｈをマスクにして５−
例えば０２プラズマにより下地膜１３に同図（匂に示す
如く、エツチングによる）臂ターニングを施す。なお、
中間層１５ａの材質としては、このプラズマエツチング
処理の際に、中間層１５ａと下地膜１３および基板との
選択比が十分に余裕をもってとれるように設定するのが
望ましい。
如く、エツチングによる）臂ターニングを施す。なお、
中間層１５ａの材質としては、このプラズマエツチング
処理の際に、中間層１５ａと下地膜１３および基板との
選択比が十分に余裕をもってとれるように設定するのが
望ましい。
例えば、基板が酸化膜である場合は、中間層１５ａの材
質としては、アルミニウム、ポリシリコン、シリサイド
等の金属を使用するのが好ましい。基板がぼりシリコン
、シリサイド、アルミニウム等の金属で形成されている
場合には、中間層１５ｈは、酸化膜、窒化膜等で形成す
るのが好ましい。
質としては、アルミニウム、ポリシリコン、シリサイド
等の金属を使用するのが好ましい。基板がぼりシリコン
、シリサイド、アルミニウム等の金属で形成されている
場合には、中間層１５ｈは、酸化膜、窒化膜等で形成す
るのが好ましい。
このようにこの微細パターンの形成方法によれば、レジ
スト膜１４の除去処理によって中間層１５ｍ、１５ｂの
パターニングが行われる。
スト膜１４の除去処理によって中間層１５ｍ、１５ｂの
パターニングが行われる。
このため、中間層１５ｈをパターニングするためのマス
ク工程を省略できる。しかも、中間層１５ａ、１５ｂの
材質として不透明の部材を使用することができる。その
結果、微細ノ４ターン６一 を有する半導体基板１２を容易に製造できると共に、製
造コストの低減を達成することができる。
ク工程を省略できる。しかも、中間層１５ａ、１５ｂの
材質として不透明の部材を使用することができる。その
結果、微細ノ４ターン６一 を有する半導体基板１２を容易に製造できると共に、製
造コストの低減を達成することができる。
以上説明した如く、本発明に係る微細パターンの形成力
法によれば、中間層に不透明な膜を使用して製造を容易
にすると共に製造コストを低減させることができる等顕
著な効果を有するものである。
法によれば、中間層に不透明な膜を使用して製造を容易
にすると共に製造コストを低減させることができる等顕
著な効果を有するものである。
第１図（Ａ）及び同図（Ｂ）は、従来の微細パターンの
形成方法を工程順に示す説明図、第２図（Ａ）乃至同図
（匂は、本発明に係る微細パターンの形成方法を工程順
に示す説明図である。 １ノ・・・凸部、１２・・・半導体基板、１３・・・下
地層、１４・・・レジスト膜、１５ｇ，１５ｂ・・・中
間層。 出願人代理人 弁理士 鈴 江 武 彦７一 第１図 （Ａ） （Ｂ） ９ Ｃ） Ｃリ
形成方法を工程順に示す説明図、第２図（Ａ）乃至同図
（匂は、本発明に係る微細パターンの形成方法を工程順
に示す説明図である。 １ノ・・・凸部、１２・・・半導体基板、１３・・・下
地層、１４・・・レジスト膜、１５ｇ，１５ｂ・・・中
間層。 出願人代理人 弁理士 鈴 江 武 彦７一 第１図 （Ａ） （Ｂ） ９ Ｃ） Ｃリ
Claims (3)
- （１）半導体基板の凹凸部が形成された主面に下地膜を
その表面が平坦になる厚さ分だけ形成する工程と、前記
下地膜上にレジスト膜を形成する工程と、前記レゾスト
膜にパターニングを施す工程と、パターニングされた前
記レジスト膜上及び露出した前記下地膜上に中間層を形
成する工程と、核中間層の一部分を前記レジスト膜とと
もに除去する工程と、残存した前記中間層をマスクにし
て前記下地膜にパターニングを施す工程とを具備するこ
とを特徴とする微細・ぐターンの形成方法。 - （２） 中間層の材質が、アルミニウム、シリコン、
シリサイド、シリコン酸化物、シリコン窒化物の何れか
である特許請求の範囲第１項記載の微細パターンの形成
方法。 - （３）下地膜の材質がポリスチレンである特許請求の範
囲第１項または第２項記載の微細パターンの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3848683A JPS59163828A (ja) | 1983-03-09 | 1983-03-09 | 微細パタ−ンの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3848683A JPS59163828A (ja) | 1983-03-09 | 1983-03-09 | 微細パタ−ンの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59163828A true JPS59163828A (ja) | 1984-09-14 |
| JPH0522380B2 JPH0522380B2 (ja) | 1993-03-29 |
Family
ID=12526584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3848683A Granted JPS59163828A (ja) | 1983-03-09 | 1983-03-09 | 微細パタ−ンの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59163828A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4841813A (ja) * | 1971-09-27 | 1973-06-19 | ||
| JPS57143826A (en) * | 1981-02-28 | 1982-09-06 | Dainippon Printing Co Ltd | Formation of resist pattern on gapped semiconductor substrate |
| JPS5812344A (ja) * | 1981-07-16 | 1983-01-24 | Nec Corp | 半導体装置 |
-
1983
- 1983-03-09 JP JP3848683A patent/JPS59163828A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4841813A (ja) * | 1971-09-27 | 1973-06-19 | ||
| JPS57143826A (en) * | 1981-02-28 | 1982-09-06 | Dainippon Printing Co Ltd | Formation of resist pattern on gapped semiconductor substrate |
| JPS5812344A (ja) * | 1981-07-16 | 1983-01-24 | Nec Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0522380B2 (ja) | 1993-03-29 |
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