JPH0444695A - 半導体記憶装置 - Google Patents
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Abstract
め要約のデータは記録されません。
Description
イが複数のブロックに分割されたものに関する。
AMにおいて、特定のメモリセルに対して書き込み、あ
るいは読み出しを行う際には、行デコーダによってワー
ド線が選択され、列デコーダによってビット線の選択が
行われる。この場合に、行デコーダによってワード線が
選択されると、このワード線に接続されている全てのメ
モリセルのトランスファゲートが開く。このため、−本
のワード線に多数のメモリセルが接続されていると消費
電流が増大することになる。
するdevided word 1ine方式が採用さ
れ選択される一本のワード線に接続されたメモリセルの
数を減らすことが行われている。この方式を採用した装
置を第4図に示す。メモリセルが512行×512列に
配列されたメモリセルアレイが、列方向に16個のブロ
ック1〜16に分割されている・。各々のブロックには
、各行に4つのメモリセルで構成された入出力I10単
位が8つずつ含まれている。そして各ブロック毎にデコ
ーダD1〜D16が設けられ、セルアレイの下方にはメ
モリセルに記憶されたデータを読み取るセンスアンプS
Aが配置されている。
とり、構成内容を第5図に示す。メモリセル51が4つ
で一つの入出力I10単位が構成され、各入出力I10
単位毎にセンスアンプ5A111〜5A118が一つず
つ設けられている。
本のワード線WIOI又はW2O3に接続されている。
を選択するもので、NOR回路から成っている。デコー
ダDEC51又は52の入力端には、行を選択する行選
択線G101と、ブロックを選択するブロック選択線B
101又はB102が接続され、それぞれの出力端はワ
ード線W]01又はW2O3に接続されている。行選択
線G101によりこの行が選択され、さらにブロック選
択@B 101により図中左側のブロックが選択された
とすると、ワードIIW101が立上ってこのブロック
内のメモリセルのトランスファゲートが開く。
I10単位毎にセンスアンプSAを配置しなければなら
ず、チップサイズの増大を招くという問題が存在する。
プを共有させた装置を第6図に示す。二つのブロックに
設けられた8つのセンスアンプS A 21.1〜5A
218が、データ線D201〜D208によって共有さ
れている。このような構成とすることで、センスアンプ
の数を減らすことはできるが、データ線D201〜D2
08により配線容量が増大し読み出し速度の低下を招く
ことになる。さらにこのデータ線D201〜D208の
本数は、ビット構成の増加に伴って増えるため、縦方向
にチップサイズが大きくなるという問題も存在する。
増加に伴いチップサイズが増大し、あるいは読み出し速
度が低下するという問題があった。
速化及びチップサイズの増大の防止を同時に達成し得る
半導体記憶装置を提供することを目的とする。
リセルアレイが複数のブロックに分割された半導体記憶
装置であって、各々のブロックは、同一行に同数のメモ
リセルが接続された複数のワード線と、各々のワード線
のうちの幾つかに共通接続された複数のワード線選択線
と、複数のワード線選択線のうちの一本を選択する選択
回路とを備えたことを特徴としている。
備え、複数のワード線選択線をブロックの両端からそれ
ぞれ配線された状態で備えていてもよい。
アンプを備えていてもよい。
ク内のワード線が複数に分割されているため、選択され
た一本のワード線に接続されたメモリセルの数が減少し
、消費電力が低減化される。
選択し、このワード線選択線に接続されたワード線を立
ち上げることによって行うため、配線容量と配線抵抗の
増加を抑制して動作速度を速め、さらにチップサイズの
縮小化を図ることができる。
択線が両端から配線されるように配置することで、選択
回路が同一列方向等に並んだ場合と比較し、列方向の寸
法が縮小化される。
ブロック間に跨がってセンスアンプの共有化を図った場
合には、このために必要な配線の領域が増加するが、上
述したようにブロック内のワード線を複数に分割し、ワ
ード線選択線及び選択回路により選択するように配置し
、さらに各々のブロックが一定数のメモリセル毎にセン
スアンプを備えるようにしたことで配線領域が縮小化さ
れ、高速化及びチップサイズの縮小化が達成される。
る。第】図に、第1の実施例による半導体記憶装置の一
行に含まれる構成を示す。第4図に示された従来の装置
と同様に、メモリセルが512行X512列に配置され
ているが、8つのブロックに分割されており、一つのブ
ロック内には64個のセルが存在する。
本ノワワー線W3011〜W3o18及びW3021〜
W3028に分割されている。各ワード線には4つのメ
モリセルが接続され、一つの入出力I10単位を構成す
る8つのメモリセル毎にセンスアンプ5A311〜5A
318が設けられている。そしてワード線3011〜W
3018はワード線選択線5301に接続され、ワード
線3021〜W3028はワード線選択線5302に接
続されている。
C31及びDEC32によってそれぞれ選択される。デ
コーダDEC31の入力端には、行を選択する行線G3
01と、このブロックのうちの半分を選択するブロック
選択線B501とが接続され、出力端にはワード線選択
線5301が接続されている。同様にデコーダDEC3
2の入力端には行線G302とブロック選択線B502
が接続され、出力端にはワード線選択線5302が接続
されている。
1が選択されたとすると、デコーダDEC31によって
ワード線選択線5301が選択される。これによりワー
ド線W3011〜W3018が選択されて、これに接続
されたメモリセルのトランスファゲートが開く。
し、かつ個々のブロック内でワード線を複数に分割し、
入出力I10単位毎にセンスアンプを配置することで、
選択されるワード線に接続されたメモリセルの数を減ら
すことができる。従って、データ線の配線容量の増大や
チップサイズの増大を招くことなく、低消費電力化及び
高速化を図ることができる。
装置とを比較すると、従来の装置では一本のワード線W
101に32個のメモリセルが接続され、第1の実施例
の装置においてもワード線W3011〜W3018が接
続されたワード線選択線5301に同様に32個のメモ
リセルが接続されているため、低消費電力化という点で
は同等である。またセンスアンプの数は、共に8個のメ
モリセル毎に設けられているため、第5図に示された装
置と比較しセンスアンプの数を減らすことができる。
5A218を共有化する上で必要なデータ線D201〜
D208が第1の実施例では不要である。代わりにワー
ド線選択線5301〜5302が必要ではあるが、この
二本の配線に必要な領域は十分に小さいため、チップサ
イズの縮小化が可能である。
度の高速化、及びチップサイズの縮小化峨同時に達成す
ることができる。
。第1の実施例と比較し、デコーダDEC41とデコー
ダDEC42とが、ブロックの両端に配置されている点
が異なっている。こねに伴い、デコーダDEC41及び
DEC42の入力端にそれぞれ接続されるブロック選択
線B4O1及びB4O2は、ブロックの両端より配線さ
れている。このように、デコーダDEC41及びDEC
42を列方向に並べないようにしたことで列方向のチッ
プサイズを縮小することが可能となる。またデコーダD
EC41及びDEC42の配置、及びその出力線である
ワード線選択線8401.5402の配線引き回しの困
難さが解消される。これにより、ブロック内の中心部分
の配置が容易で、チップサイズの増大を招くことなく低
消費電力化、高速化、及び歩留まりの向上を図ることが
できる。
ある。この実施例では、二行毎に一本の行選択線G50
1が設けられている点に特徴がある。他の構成は、第2
の実施例と同様である。上段の行において、4つのメモ
リセル毎にワード線W5011〜W5018、W502
1〜W5028が設けられ、下段の行にはワード線W5
031〜W50:38、W5041〜W504gがそれ
ぞれ設けられている。上段の行ではワード線W5011
〜W5018がワード線選択線5501に接続され、ワ
ード線W5021〜W5028がワード線選択線550
2に接続されており、下段の行においてワード線W50
31〜W5038がワード線選択線8503に接続され
、ワード線W5041〜W504Bがワード線選択線5
504に接続されている。
ク選択線B501より入力を与えられるデコーダDEC
51により選択され、ワード線選択線5502は行選択
線G501とブロック選択線B502より入力を与えら
れるデコーダDEC52によって選択される。同様に、
下段のワード線選択線5503はデコーダDEC53に
よって選択され、ワード線選択線5504はデコーダD
EC54によって選択される。そしてセンスアンプ5A
511〜SA31gは、上段及び下段の入出力I10単
位毎に、即ち8個のメモリセル毎に設けられている。こ
こでビット線を第1層の配線とすると、行選択線G50
1、ワード線選択線5501〜5504を第2層の配線
として形成することが可能である。
るためデコーダDEC51〜54を縮小させることがで
きる。そして第2の実施例と同様に、デコーダDEC5
1〜DEC54をブロックの両端に配置しているため、
メモリセルのサイズ縮小化に伴って配線ピッチが狭くデ
コーダの配置が困難にな7た場合、あるいはブロック内
のワード線の分割数を増やした場合にも列方向の縮小化
を図ることができる。
はない。例えば、メモリセルアレイを分割するブロック
の数や、ブロック内のワード線の分割数は、装置により
任意に設定することができる。また本実施例では、選択
回路としてNOR回路から成るデコーダを用いているが
、ワード線選択線を選択し得るものであれば、他の構成
から成る回路を用いてもよい。
がブロックに分割され、ブロック内のワード線が複数に
分割されているため、選択された一本のワード線に接続
されたメモリセルの数が減少し、消費電力を低減化する
ことができる。またワード線の選択を、選択回路でワー
ド線選択線を選択し、このワード線選択線に接続された
ワード線を立てることによって配線容量と配線抵抗を減
少させて動作速度の高速化、及びチップサイズの縮小化
を達成することができる。
構成を示したブロック図、第2図は本発明の第2の実施
例による半導体記憶装置の構成を示したブロック図、第
3図は本発明の第3の実施例による半導体記憶装置の構
成を示したブロック図、第4図は従来の半導体記憶装置
におけるブロック分割を示した構成図、第5図は装置に
おける一行分の構成を示したブロック図、第6図は他の
従来の半導体記憶装置における一行分の構成を示したブ
ロック図である。 W3011〜W3018.W3021〜W3028.W
4011〜W4018゜W4021〜W4028.W5
011〜W5018.W5021〜W5028゜W50
31〜W5038.W5041〜W5048・・・ワー
ド線、5301. 5302,5401゜5402,5
501,5502. 550B。 5504・・・ワード線選択線、G301.G401゜
G501・・・行選択線、DEC31゜DEC32,D
EC41,DEC42゜DEC51〜DEC54・・・
デコーダ、SA。 SA311〜5A318. 5A411〜5A418,
5A511〜5A518・・・センスアンプ、B501
.B502.B4O1,B4O2゜B501〜B504
・・・ブロック選択線、51・・・メモリセル。
Claims (1)
- 【特許請求の範囲】 1、メモリセルがマトリクス状に配置されたメモリセル
アレイが複数のブロックに分割された半導体記憶装置に
おいて、 前記各々のブロックは、 同一行に同数のメモリセルが接続された複数のワード線
と、 前記各々のワード線のうちの幾つかに共通接続された複
数のワード線選択線と、 前記複数のワード線選択線のうちの一本を選択する選択
回路とを備えたことを特徴とする半導体記憶装置。 2、前記各々のブロックは、前記選択回路をブロックの
両端に備え、前記複数のワード線選択線をブロックの両
端からそれぞれ配線された状態で備えていることを特徴
とする請求項1記載の半導体記憶装置。 3、前記各々のブロックは、各々のブロック内に一定数
の前記メモリセル毎にセンスアンプを備えたことを特徴
とする請求項1記載の半導体記憶装置。
Priority Applications (3)
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