JPS59158422A - 情報転送制御方式 - Google Patents
情報転送制御方式Info
- Publication number
- JPS59158422A JPS59158422A JP3180683A JP3180683A JPS59158422A JP S59158422 A JPS59158422 A JP S59158422A JP 3180683 A JP3180683 A JP 3180683A JP 3180683 A JP3180683 A JP 3180683A JP S59158422 A JPS59158422 A JP S59158422A
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- JP
- Japan
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- communication bus
- transmission
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- data processing
- data
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する分野）
本発明は、複数のデータ処理装置が通信バスで結合され
る通信制御装置の情報転送制御方式に関するものである
。
る通信制御装置の情報転送制御方式に関するものである
。
（従来の技術）
従来、このような分散制御方式を採用したデータ処理装
置間の情報転送制御方式として第１図に示す方式がある
。
置間の情報転送制御方式として第１図に示す方式がある
。
第１図において、］ ｔ （Ｚ−１＋ ２ ＋・・・・
・・・・・ｎ）はデータ処理装置、２は通信バス、３は
前記通信バス２を専有すべきデータ処理装置を制御する
通信バスコントローラ、４はステータス情報線、１０は
データ処理装置間でデータを送受するための高速バッフ
ァ、月は高速バッファのパリティ演算回路である。
・・・・・ｎ）はデータ処理装置、２は通信バス、３は
前記通信バス２を専有すべきデータ処理装置を制御する
通信バスコントローラ、４はステータス情報線、１０は
データ処理装置間でデータを送受するための高速バッフ
ァ、月は高速バッファのパリティ演算回路である。
転送元データ処理装置１−ｊから転送先データ処理装置
１−ｋに対して情報を転送する場合、（１）転送元デー
タ処理装置１−ノのパリティ演算回路１１で高速バッフ
ァのパリティエラーを検出した。
１−ｋに対して情報を転送する場合、（１）転送元デー
タ処理装置１−ノのパリティ演算回路１１で高速バッフ
ァのパリティエラーを検出した。
（２） 通信バス２の情報転送速度に高速バッファ１
０の読み出し速度が追いつかなくなり送信アンダランが
生じた。
０の読み出し速度が追いつかなくなり送信アンダランが
生じた。
（３） 送出するデータの内容が送出する意味を持た
なくなった。
なくなった。
等の場合が生じた時、転送先データ処理装置］−ｈに対
し送出異常を通知する必要がある。
し送出異常を通知する必要がある。
従来、この種の情報転送においては、通信バス２の列部
にその状態を表示するステータス情報線４を設ける方式
、あるいは通知情報が発生した時、ＨＤ Ｔ、Ｃ（ハイ
レベル データ リンク コントロール）手順等で採用
されている特別なアボートパターンを送出する方式があ
る。しかし、ステータス情報線を設ける方式では、通信
バス２のほかに情報線が必要に彦り、・−一ドウェア量
が多く々り装置価格が高くなる欠点があり、捷だ、アボ
ートパターンを使用する方式では通信情報のトランスペ
アレンジ−を保つためＨＤＴ、Ｃ手順で行なわれている
ようなＯ挿入削除が必要にカリ、ハードウェア量が多く
なる欠点があった。
にその状態を表示するステータス情報線４を設ける方式
、あるいは通知情報が発生した時、ＨＤ Ｔ、Ｃ（ハイ
レベル データ リンク コントロール）手順等で採用
されている特別なアボートパターンを送出する方式があ
る。しかし、ステータス情報線を設ける方式では、通信
バス２のほかに情報線が必要に彦り、・−一ドウェア量
が多く々り装置価格が高くなる欠点があり、捷だ、アボ
ートパターンを使用する方式では通信情報のトランスペ
アレンジ−を保つためＨＤＴ、Ｃ手順で行なわれている
ようなＯ挿入削除が必要にカリ、ハードウェア量が多く
なる欠点があった。
（発明の目的）
本発明はこれらの欠点を除去するため、転送元データ処
理装置から転送先データ処理装置に対し、転送情報送出
後あるいは転送エラー検出時に送信ステータス情報を通
信バスを使用して転送するようにしたもので、以下図面
について詳細に説明する０ （発明の構成および作用） 第２図は本発明を適用した情報転送制御方式の一実施例
の構成を示すブロック図である。
理装置から転送先データ処理装置に対し、転送情報送出
後あるいは転送エラー検出時に送信ステータス情報を通
信バスを使用して転送するようにしたもので、以下図面
について詳細に説明する０ （発明の構成および作用） 第２図は本発明を適用した情報転送制御方式の一実施例
の構成を示すブロック図である。
図中、第１図と同一符号は第１図と同一内容を示し、５
は中央制御装置、６は主記憶装置、７はバスリクエスト
回路、８はアドレスレジスタ、９−１及び９−２は送信
及び受信ＤＭＡ回路、］０−１及び１０−２は送信及び
受信高速バッファ、１１−１及び１１−２は送信及び受
信高速バッファ用パリティ演算回路、１２−１及び１２
−２は送信及び受信用ステータスレジスタ、１３は内部
バス、１４はアドレスラッチレジスタ、】５は自アドレ
スレジスタ、２１ババスリク工スト信号線、２２はバン
アクルッジ信号線、２３はアドレスストローブ信号線、
２４ｕステ一タスストローブ信号線を示す。
は中央制御装置、６は主記憶装置、７はバスリクエスト
回路、８はアドレスレジスタ、９−１及び９−２は送信
及び受信ＤＭＡ回路、］０−１及び１０−２は送信及び
受信高速バッファ、１１−１及び１１−２は送信及び受
信高速バッファ用パリティ演算回路、１２−１及び１２
−２は送信及び受信用ステータスレジスタ、１３は内部
バス、１４はアドレスラッチレジスタ、】５は自アドレ
スレジスタ、２１ババスリク工スト信号線、２２はバン
アクルッジ信号線、２３はアドレスストローブ信号線、
２４ｕステ一タスストローブ信号線を示す。
次にこの動作について説明する。
主記憶装置６上に格納されている転送情報を中央制御装
置５からの起動命令により送信高速バッファ１０−１に
転送する。バスリクエスト回路７は、通信パスコン）ｐ
−ラ３に対してバスリクエスト信号線２１をオンとする
。
置５からの起動命令により送信高速バッファ１０−１に
転送する。バスリクエスト回路７は、通信パスコン）ｐ
−ラ３に対してバスリクエスト信号線２１をオンとする
。
通信バスコントローラ３は、他のデータ処理装置ｌ−ｉ
からの通信バス捕捉要求であるバスリクエスト信月の競
合を調停後、通信バス２を捕捉できたデータ処理装置に
対してバスアクルンジ信号ｍ２２をオンにしてそのデー
タ処理装置に対して通信バス２の使用許可を出す。
からの通信バス捕捉要求であるバスリクエスト信月の競
合を調停後、通信バス２を捕捉できたデータ処理装置に
対してバスアクルンジ信号ｍ２２をオンにしてそのデー
タ処理装置に対して通信バス２の使用許可を出す。
このようにして通信バス２の使用が許可されると、先ず
通信相手先のデータ処理装置のアドレス “を格納１〜
でいるアドレスレジスタ８の内容をアドレスストローブ
信号線２３の信号と共に通信バス２に送出する。
通信相手先のデータ処理装置のアドレス “を格納１〜
でいるアドレスレジスタ８の内容をアドレスストローブ
信号線２３の信号と共に通信バス２に送出する。
各データ処理装置はアドレスストローブ信号線２３の信
号をトリガとして、通信バス２の内容をアドレスラッチ
レジスタＩ４へ格納し、自アドレスレジスタ１５の内容
と比較し、自己宛の場合は続いて転送されてくるデータ
を受信するために受信ＤＭＡ回路９−２を起動する。送
信１）ＭＡ回路叶１はアドレスに引き続いて送信高速バ
ッファ１ｏ−１に格納されているデータを転送する。
号をトリガとして、通信バス２の内容をアドレスラッチ
レジスタＩ４へ格納し、自アドレスレジスタ１５の内容
と比較し、自己宛の場合は続いて転送されてくるデータ
を受信するために受信ＤＭＡ回路９−２を起動する。送
信１）ＭＡ回路叶１はアドレスに引き続いて送信高速バ
ッファ１ｏ−１に格納されているデータを転送する。
送信高速バッファ１０−１からデータを読み出して５−
いる途中に送信高速バッファ用パリティ演算回路〕〕−
１でパリティエラーを検出するど、送信ステータスレジ
スタ１２−１へパリティエ’ｉ −ｆ％ ヲセットする
。捷だ、通信バス２の情報転送速度に送信高速バッファ
１０−１の読み出し速度が追い何かなくな勺、送信ＤＭ
Ａ回路９−１が送信アンダランを検出した場合、又は中
央制御装置５が転送をストップさせたい時は、−１−記
と同じく送信ステータスレジスタ１２−１にその原因を
セットする。送信ステータスレジスタ１２−１の内容は
、データを送信した後、ステータスストローブ信号線２
４の信号と共に相手先データ処理装置］−ｋに対して転
送する。なお、送信ステータスレジスタ１２−１の内容
の送信は、エラーが発生した時点でデータの送信を止め
てから行っても、よい。
１でパリティエラーを検出するど、送信ステータスレジ
スタ１２−１へパリティエ’ｉ −ｆ％ ヲセットする
。捷だ、通信バス２の情報転送速度に送信高速バッファ
１０−１の読み出し速度が追い何かなくな勺、送信ＤＭ
Ａ回路９−１が送信アンダランを検出した場合、又は中
央制御装置５が転送をストップさせたい時は、−１−記
と同じく送信ステータスレジスタ１２−１にその原因を
セットする。送信ステータスレジスタ１２−１の内容は
、データを送信した後、ステータスストローブ信号線２
４の信号と共に相手先データ処理装置］−ｋに対して転
送する。なお、送信ステータスレジスタ１２−１の内容
の送信は、エラーが発生した時点でデータの送信を止め
てから行っても、よい。
本発明は上述のような情報転送方式となっているため、
転送先のデータ処理装置１−４で誤ったデータの判断が
可能であり、がっ、障害原因が外から判るため、修理が
容易となり、捷た、ステータス情報線を通信バス中に設
けなくても良いだめ、−６−。
転送先のデータ処理装置１−４で誤ったデータの判断が
可能であり、がっ、障害原因が外から判るため、修理が
容易となり、捷た、ステータス情報線を通信バス中に設
けなくても良いだめ、−６−。
通信バスの線数が少なくて良い。
（効 果）
以−Ｆ説明したように、本発明は転送元データ処理装置
から転送先データ処理装置に対し、転送情報を送用後に
送出時の送信ステータス情報を通信バスを使用して転送
するため、転送先データ処理装置に誤った情報をあたか
も正しいように伝えることはなく、オだ、ステータス情
報線を通信バス ・中に設ける必要がなく、通信バスの
線数が少なくてすむ等の利点がある。
から転送先データ処理装置に対し、転送情報を送用後に
送出時の送信ステータス情報を通信バスを使用して転送
するため、転送先データ処理装置に誤った情報をあたか
も正しいように伝えることはなく、オだ、ステータス情
報線を通信バス ・中に設ける必要がなく、通信バスの
線数が少なくてすむ等の利点がある。
第１図は従来のデータ処理装置間の情報転送制御方式を
示す図、第２図は本発明を適用した情報転送制御方式の
一実施例の構成を示すフロック図である。 ］−ｉ ・・・・データ処理装置、 ２・・・・・・
・・・通信バス、 ３ ・・・・ 通信バスコントロー
ラ、 ４ ・・・・・・・・・ステータス情報線、 ５
・・・・・・・・・中央制御装置、６・・・・・・・・
主記憶装置、 ７・・・・・・ バスリクエスト回路、
８ ・・・・・・・・アドレスレジスタ、９−１・・
・・・・・・・送信ＤＭＡ回路、 ９−２ ・・・・・
・・・・送信ＤＭＡ回路、１０・・・・・・・・・高速
バッファ、１０−１ ・・・・・・ 送信高速バッフ
ァ、１０−２・・・・・・・・受信高ａ バッファ、１
１・・・・・・・・・パリティ演算回路、 １１−１
・・・・・・・・送信高速バッファ用パリティ演算回路
、 １１−２・・・・・・・・・受信高速バッフ了用パ
リティ演算回路、１２−１ ・・・・・・・送信ステ
ータスレジスタ、１２−２・・・・・・・・・受信ステ
ータスレジスタ、１３・・・・・・・・内部ハス、１４
・・・・・・・・アドレスラッチレジスタ、１５・・・
−＝ 自アト′スレジスタ、２１・・・・・・・・・ノ
くスリクエスト信号線、２２・・・・・・・・・パスア
クルッジ信号線、２３・・・・・・・・アドレスストロ
ーブ信号線、２４・・・・・・・・ステータスストロー
ブ信号線。
示す図、第２図は本発明を適用した情報転送制御方式の
一実施例の構成を示すフロック図である。 ］−ｉ ・・・・データ処理装置、 ２・・・・・・
・・・通信バス、 ３ ・・・・ 通信バスコントロー
ラ、 ４ ・・・・・・・・・ステータス情報線、 ５
・・・・・・・・・中央制御装置、６・・・・・・・・
主記憶装置、 ７・・・・・・ バスリクエスト回路、
８ ・・・・・・・・アドレスレジスタ、９−１・・
・・・・・・・送信ＤＭＡ回路、 ９−２ ・・・・・
・・・・送信ＤＭＡ回路、１０・・・・・・・・・高速
バッファ、１０−１ ・・・・・・ 送信高速バッフ
ァ、１０−２・・・・・・・・受信高ａ バッファ、１
１・・・・・・・・・パリティ演算回路、 １１−１
・・・・・・・・送信高速バッファ用パリティ演算回路
、 １１−２・・・・・・・・・受信高速バッフ了用パ
リティ演算回路、１２−１ ・・・・・・・送信ステ
ータスレジスタ、１２−２・・・・・・・・・受信ステ
ータスレジスタ、１３・・・・・・・・内部ハス、１４
・・・・・・・・アドレスラッチレジスタ、１５・・・
−＝ 自アト′スレジスタ、２１・・・・・・・・・ノ
くスリクエスト信号線、２２・・・・・・・・・パスア
クルッジ信号線、２３・・・・・・・・アドレスストロ
ーブ信号線、２４・・・・・・・・ステータスストロー
ブ信号線。
Claims (1)
- 複数のデータ処理装置を接続する通信バスと、その通信
バスを専有すべきデータ処理装置を制御する通信バスコ
ントローラより成る通信装置において、転送元データ処
理装置から転送先データ処理装置に対し、転送情報を送
出後引き続いて通信バスを用いて送信ステータス情報を
転送することを特徴とする情報転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3180683A JPS59158422A (ja) | 1983-03-01 | 1983-03-01 | 情報転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3180683A JPS59158422A (ja) | 1983-03-01 | 1983-03-01 | 情報転送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59158422A true JPS59158422A (ja) | 1984-09-07 |
Family
ID=12341332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3180683A Pending JPS59158422A (ja) | 1983-03-01 | 1983-03-01 | 情報転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59158422A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57146366A (en) * | 1981-03-06 | 1982-09-09 | Toshiba Corp | Data transfer system |
-
1983
- 1983-03-01 JP JP3180683A patent/JPS59158422A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57146366A (en) * | 1981-03-06 | 1982-09-09 | Toshiba Corp | Data transfer system |
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