JP2933039B2 - 通信用コントローラ - Google Patents
通信用コントローラInfo
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- JP2933039B2 JP2933039B2 JP8334902A JP33490296A JP2933039B2 JP 2933039 B2 JP2933039 B2 JP 2933039B2 JP 8334902 A JP8334902 A JP 8334902A JP 33490296 A JP33490296 A JP 33490296A JP 2933039 B2 JP2933039 B2 JP 2933039B2
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Description
【0001】
【発明の属する技術分野】本発明は、通信コントローラ
に関し、特に、マイクロコンピュータ・システムの処理
の遅延によって生じる送信バッファのアンダーラン・エ
ラー、及び受信バッファ溢れのオーバラン・エラーに対
する発生頻度を抑えるようにした通信コントローラに関
する。
に関し、特に、マイクロコンピュータ・システムの処理
の遅延によって生じる送信バッファのアンダーラン・エ
ラー、及び受信バッファ溢れのオーバラン・エラーに対
する発生頻度を抑えるようにした通信コントローラに関
する。
【0002】
【従来の技術】従来のDMA(ダイレクトメモリアクセ
ス)転送機能を有する通信コントローラの構成の一例を
図6に示す。図6を参照して、従来の通信コントローラ
は、通信回線から送られたシリアル信号をパラレル・デ
ータに変換する受信シフト・レジスタ1と、送信FIF
O(First In First Out;先入れ先出し型記憶装
置)4から送られたパラレル・データをシリアル・デー
タとして送り出す送信シフト・レジスタ2と、を備えて
いる。
ス)転送機能を有する通信コントローラの構成の一例を
図6に示す。図6を参照して、従来の通信コントローラ
は、通信回線から送られたシリアル信号をパラレル・デ
ータに変換する受信シフト・レジスタ1と、送信FIF
O(First In First Out;先入れ先出し型記憶装
置)4から送られたパラレル・データをシリアル・デー
タとして送り出す送信シフト・レジスタ2と、を備えて
いる。
【0003】また通信コントローラは、マイコン・シス
テム側と、受信シフト・レジスタ1及び送信シフト・レ
ジスタ2間のデータの一時保管用バッファとして、受信
FIFO3、及び送信FIFO4を有する。
テム側と、受信シフト・レジスタ1及び送信シフト・レ
ジスタ2間のデータの一時保管用バッファとして、受信
FIFO3、及び送信FIFO4を有する。
【0004】受信FIFO3は、一定のデータが溜まっ
た時点で、受信FIFOスレッシュ・ホールド信号を出
力する。
た時点で、受信FIFOスレッシュ・ホールド信号を出
力する。
【0005】また送信FIFO4は、一定の空きが生じ
た時点で、送信FIFOスレッシュ・ホールド信号を出
力する。
た時点で、送信FIFOスレッシュ・ホールド信号を出
力する。
【0006】さらに、通信コントローラは、受信FIF
Oスレッシュ・ホールド、及び送信FIFOスレッシュ
・ホールド信号を基に、送受信データ転送を制御するD
MA転送制御部5を備えている。
Oスレッシュ・ホールド、及び送信FIFOスレッシュ
・ホールド信号を基に、送受信データ転送を制御するD
MA転送制御部5を備えている。
【0007】一方、マイコン・システム側は、通信コン
トローラが送受信データ転送時に出力するアドレス信号
をデコードし、送受信データを格納するメモリ7にイネ
ーブル信号を供給するアドレス・デコーダ6と、マイコ
ン・システム内のデータ転送を行うバスを管理するCP
U8と、を備えている。
トローラが送受信データ転送時に出力するアドレス信号
をデコードし、送受信データを格納するメモリ7にイネ
ーブル信号を供給するアドレス・デコーダ6と、マイコ
ン・システム内のデータ転送を行うバスを管理するCP
U8と、を備えている。
【0008】CPU8は、通信コントローラ側から出力
されるホールド・リクエスト信号に対して、バスの占有
権を与えるホールド・アクノリッジ信号を送出する。
されるホールド・リクエスト信号に対して、バスの占有
権を与えるホールド・アクノリッジ信号を送出する。
【0009】メモリ7は、アドレス・デコーダ6からの
イネーブル信号がアクティブの間、メモリ・リード信号
がアクティブであれば、該当アドレスに格納されたデー
タをデータ・バスに出力し、一方、メモリ・ライト信号
がアクティブであれば、データ・バス上のデータを該当
アドレスに格納する。これらの動作は、一般的なマイコ
ン・システムの動作と同一の方式で実現されている。
イネーブル信号がアクティブの間、メモリ・リード信号
がアクティブであれば、該当アドレスに格納されたデー
タをデータ・バスに出力し、一方、メモリ・ライト信号
がアクティブであれば、データ・バス上のデータを該当
アドレスに格納する。これらの動作は、一般的なマイコ
ン・システムの動作と同一の方式で実現されている。
【0010】図7は、図6に示した通信コントローラの
受信データの転送タイミング動作を説明するための図で
ある。図7を参照して、この通信コントローラの動作を
説明する。
受信データの転送タイミング動作を説明するための図で
ある。図7を参照して、この通信コントローラの動作を
説明する。
【0011】通信回線から入力されたシリアル・データ
は受信シフト・レジスタ1で、シリアル−パラレル変換
され、その後パラレル・データは受信FIFO3に転送
される。
は受信シフト・レジスタ1で、シリアル−パラレル変換
され、その後パラレル・データは受信FIFO3に転送
される。
【0012】受信FIFO3では、1段目に入力された
パラレル・データは、次の段が空き状態であれば、即座
に転送され、またその次の段が空き状態であれば転送さ
れるという動作を繰り返し行うことで、最終段へとデー
タが転送される。シリアル・データが入力される度毎に
同様の動作を繰り返し、受信FIFO3(RxFIF
O)において、予め設定されたスレッシュ・ホールド
(S(0)状態)に達したことを検出した場合、受信F
IFOスレッシュ・ホールド信号をアクティブとして、
DMA転送制御部5に、受信DMA転送を要求する。
パラレル・データは、次の段が空き状態であれば、即座
に転送され、またその次の段が空き状態であれば転送さ
れるという動作を繰り返し行うことで、最終段へとデー
タが転送される。シリアル・データが入力される度毎に
同様の動作を繰り返し、受信FIFO3(RxFIF
O)において、予め設定されたスレッシュ・ホールド
(S(0)状態)に達したことを検出した場合、受信F
IFOスレッシュ・ホールド信号をアクティブとして、
DMA転送制御部5に、受信DMA転送を要求する。
【0013】DMA転送制御部5は、受信FIFOスレ
ッシュ・ホールド信号のアクティブを検出した際に、ホ
ールド・リクエスト信号をアクティブとして(図7の
参照)、マイコン・システムに対して、バスの解放を要
求する。
ッシュ・ホールド信号のアクティブを検出した際に、ホ
ールド・リクエスト信号をアクティブとして(図7の
参照)、マイコン・システムに対して、バスの解放を要
求する。
【0014】マイコン・システムは、このバス解放要求
に対して、バスの使用権を通信コントローラに対して渡
すことが可能となった時点で、ホールド・アクノリッジ
信号をアクティブとする。
に対して、バスの使用権を通信コントローラに対して渡
すことが可能となった時点で、ホールド・アクノリッジ
信号をアクティブとする。
【0015】DMA転送制御部5は、ホールド・アクノ
リッジ信号のアクティブを検出すると、受信データの格
納先のアドレスを出力すると同時に、受信FIFO3の
最終段のパラレル・データをデータ・バス上に出力し、
それぞれの出力が安定するのを待って、メモリ7への書
き込み信号であるメモリ・ライト信号をアクティブとす
る(図7の、及びS(1)状態)。
リッジ信号のアクティブを検出すると、受信データの格
納先のアドレスを出力すると同時に、受信FIFO3の
最終段のパラレル・データをデータ・バス上に出力し、
それぞれの出力が安定するのを待って、メモリ7への書
き込み信号であるメモリ・ライト信号をアクティブとす
る(図7の、及びS(1)状態)。
【0016】以後、受信FIFOスレッシュ・ホールド
信号がインアクティブとなるまで同じ動作を繰り返し、
データ転送が完了すると、ホールド・リクエスト信号を
インアクティブとする(図7の参照)。
信号がインアクティブとなるまで同じ動作を繰り返し、
データ転送が完了すると、ホールド・リクエスト信号を
インアクティブとする(図7の参照)。
【0017】マイコン・システム側では、ホールド・リ
クエスト信号のインアクティブを検出すると、通信コン
トローラがバスの占有権を放棄したものと判断し、ホー
ルド・アクノリッジ信号をインアクティブとし、再びバ
スの使用を再開する。
クエスト信号のインアクティブを検出すると、通信コン
トローラがバスの占有権を放棄したものと判断し、ホー
ルド・アクノリッジ信号をインアクティブとし、再びバ
スの使用を再開する。
【0018】送信動作については、受信動作と同様に、
送信FIFO4(TxFIFO)の空き状態がスレッシ
ュ・ホールドに達すると、送信FIFOスレッシュ・ホ
ールド信号がアクティブとされ、DMA転送制御部分
は、ホールド・リクエスト信号をアクティブとし(図7
の)、メモリ7上の送信データを取り込むため、アド
レス・バス上に送信データの格納されたアドレスを出力
するとともにメモリ・リード信号をアクティブとする
(図7の)。
送信FIFO4(TxFIFO)の空き状態がスレッシ
ュ・ホールドに達すると、送信FIFOスレッシュ・ホ
ールド信号がアクティブとされ、DMA転送制御部分
は、ホールド・リクエスト信号をアクティブとし(図7
の)、メモリ7上の送信データを取り込むため、アド
レス・バス上に送信データの格納されたアドレスを出力
するとともにメモリ・リード信号をアクティブとする
(図7の)。
【0019】その後、メモリ7がデータ・バス上に出力
したデータをDMA転送制御部5が取り込み、送信FI
FO4に転送する。以後、送信FIFOスレッシュ・ホ
ールドがインアクティブになるまで、この動作を繰り返
し、その後、ホールド・リクエスト信号をインアクティ
ブとして(図7の)、バスを解放する。
したデータをDMA転送制御部5が取り込み、送信FI
FO4に転送する。以後、送信FIFOスレッシュ・ホ
ールドがインアクティブになるまで、この動作を繰り返
し、その後、ホールド・リクエスト信号をインアクティ
ブとして(図7の)、バスを解放する。
【0020】
【発明が解決しようとする課題】この従来の通信コント
ローラでは、図8に示すとおり、DMA転送制御部5が
ホールド・リクエスト信号を出力した後に、マイコン・
システムがより優先順位の高い処理を行っている場合に
は、バスを解放することができず、ホールド・アクノリ
ッジ信号がアクティブとされず、その間、すなわち図8
の(a−a′)の期間、受信FIFO3(RxFIF
O)に受信データが溜まる一方で、送信FIFO4(T
xFIFO)中の送信データが不足する状態(S′
(0)状態)が発生する。
ローラでは、図8に示すとおり、DMA転送制御部5が
ホールド・リクエスト信号を出力した後に、マイコン・
システムがより優先順位の高い処理を行っている場合に
は、バスを解放することができず、ホールド・アクノリ
ッジ信号がアクティブとされず、その間、すなわち図8
の(a−a′)の期間、受信FIFO3(RxFIF
O)に受信データが溜まる一方で、送信FIFO4(T
xFIFO)中の送信データが不足する状態(S′
(0)状態)が発生する。
【0021】また従来の通信コントローラにおいては、
1度のデータ転送シーケンスにおいて、単方向の転送し
か行われていない。図8には、受信データ転送制御の方
が、送信データ転送制御よりも優先して行われた場合に
ついて示されている。
1度のデータ転送シーケンスにおいて、単方向の転送し
か行われていない。図8には、受信データ転送制御の方
が、送信データ転送制御よりも優先して行われた場合に
ついて示されている。
【0022】図8に示すように、受信データについて
は、メモリに格納される(S(1)状態〜S(1)状態
〜S(3)状態)が、送信動作は継続されているため、
送信FIFO4中の送信データは、送信シフト・レジス
タ2に転送され、最終的には送信シフト・レジスタ2と
送信FIFO4の双方が空の状態(S(4)状態)、す
なわちアンダーラン状態となり、これまで送信したフレ
ームが中断される。
は、メモリに格納される(S(1)状態〜S(1)状態
〜S(3)状態)が、送信動作は継続されているため、
送信FIFO4中の送信データは、送信シフト・レジス
タ2に転送され、最終的には送信シフト・レジスタ2と
送信FIFO4の双方が空の状態(S(4)状態)、す
なわちアンダーラン状態となり、これまで送信したフレ
ームが中断される。
【0023】相手局においては、このフレームはエラー
フレームとして処理され、このフレームの再送を送信
局、すなわち通信コントローラが行わなければならず、
結果として通信効率を低下させるという問題点があっ
た。
フレームとして処理され、このフレームの再送を送信
局、すなわち通信コントローラが行わなければならず、
結果として通信効率を低下させるという問題点があっ
た。
【0024】これは、送信データ転送制御を優先して
も、同様にオーバラン・エラーが発生し、同じ結果とな
る。
も、同様にオーバラン・エラーが発生し、同じ結果とな
る。
【0025】上記したように、従来技術においては、送
信データの転送よりも受信データ転送を優先するため、
受信オーバランよりも送信アンダーランの方が、発生す
る確率が高い。
信データの転送よりも受信データ転送を優先するため、
受信オーバランよりも送信アンダーランの方が、発生す
る確率が高い。
【0026】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は、送信アンダーラン
の発生を低減することによってフレームの消失を防止
し、送信局におけるフレームの再送回数を低減し、その
結果として単位時間当りの送信フレームを増加、通信効
率の向上を図る、通信コントローラを提供することにあ
る。
なされたものであって、その目的は、送信アンダーラン
の発生を低減することによってフレームの消失を防止
し、送信局におけるフレームの再送回数を低減し、その
結果として単位時間当りの送信フレームを増加、通信効
率の向上を図る、通信コントローラを提供することにあ
る。
【0027】
【課題を解決するための手段】前記目的を達成するた
め、本発明の通信コントローラは、1つのDMA転送シ
ーケンス中で、送信及び受信データ転送を混合して行う
手段と、この混合転送を開始するためのトリガーとし
て、アンダーラン状態及びオーバラン状態となるポイン
トの直前において第2のスレッシュ・ホールドを新たに
備えている。
め、本発明の通信コントローラは、1つのDMA転送シ
ーケンス中で、送信及び受信データ転送を混合して行う
手段と、この混合転送を開始するためのトリガーとし
て、アンダーラン状態及びオーバラン状態となるポイン
トの直前において第2のスレッシュ・ホールドを新たに
備えている。
【0028】本発明は、受信FIFOにおける受信デー
タの保管数が予め定められた閾値以上であることを検出
するためのスレッシュ・ホールド、及び、送信FIFO
における送信データの保管数が予め定められた閾値以下
であることを検出するためのスレッシュ・ホールドに対
して、更に、前記受信FIFOにおける受信データの保
管数が予め定められた閾値以上である状態、及び、前記
送信FIFOにおける受信データの保管数が予め定めら
れた閾値以下である状態になる直前のデータの保管数を
示す別のスレッシュ・ホールドをそれぞれ設け、前記受
信FIFO、及び前記送信FIFOからの、これらのス
レッシュ・ホールドを超えたことを検出する信号の組み
合わせに基づき、送受信のデータ転送を決定する手段を
備えたことを特徴とする。
タの保管数が予め定められた閾値以上であることを検出
するためのスレッシュ・ホールド、及び、送信FIFO
における送信データの保管数が予め定められた閾値以下
であることを検出するためのスレッシュ・ホールドに対
して、更に、前記受信FIFOにおける受信データの保
管数が予め定められた閾値以上である状態、及び、前記
送信FIFOにおける受信データの保管数が予め定めら
れた閾値以下である状態になる直前のデータの保管数を
示す別のスレッシュ・ホールドをそれぞれ設け、前記受
信FIFO、及び前記送信FIFOからの、これらのス
レッシュ・ホールドを超えたことを検出する信号の組み
合わせに基づき、送受信のデータ転送を決定する手段を
備えたことを特徴とする。
【0029】本発明においては、送信データを一時保管
するための送信FIFOを有し、前記送信FIFO内の
送信データの保管数が予め定められた閾値以下であるこ
とを検出する第1のスレッシュ・ホールド検出手段と、
送信データの保管数が前記第1のスレッシュ・ホールド
検出手段で検出する前記閾値よりも小さい、予め定めら
れた第2の閾値を検出する第2のスレッシュ・ホールド
検出手段と、を備え、受信データを一時保管するための
受信FIFOを有し、前記受信FIFO内の受信データ
の保管数が予め定められた閾値以上であることを検出す
る第1のスレッシュ・ホールド検出手段と、受信データ
の保管数が前記の第1のスレッシュ・ホールド検出手段
で検出する前記閾値よりも大きい、予め定められた第2
の閾値を検出する第2のスレッシュ・ホールド検出手段
を備えて構成とされる。
するための送信FIFOを有し、前記送信FIFO内の
送信データの保管数が予め定められた閾値以下であるこ
とを検出する第1のスレッシュ・ホールド検出手段と、
送信データの保管数が前記第1のスレッシュ・ホールド
検出手段で検出する前記閾値よりも小さい、予め定めら
れた第2の閾値を検出する第2のスレッシュ・ホールド
検出手段と、を備え、受信データを一時保管するための
受信FIFOを有し、前記受信FIFO内の受信データ
の保管数が予め定められた閾値以上であることを検出す
る第1のスレッシュ・ホールド検出手段と、受信データ
の保管数が前記の第1のスレッシュ・ホールド検出手段
で検出する前記閾値よりも大きい、予め定められた第2
の閾値を検出する第2のスレッシュ・ホールド検出手段
を備えて構成とされる。
【0030】また、本発明においては、前記送信FIF
O及び前記受信FIFOの第1から第2のスレッシュ・
ホールド検出手段の検出出力情報の組み合わせにより、
データ転送を行う際に、送信データ転送及び受信データ
転送のいずれかについて、前記第2のスレッシュ・ホー
ルド検出手段の第2の閾値に到達している側のデータ転
送を優先して行う手段を備えたことを特徴とする。
O及び前記受信FIFOの第1から第2のスレッシュ・
ホールド検出手段の検出出力情報の組み合わせにより、
データ転送を行う際に、送信データ転送及び受信データ
転送のいずれかについて、前記第2のスレッシュ・ホー
ルド検出手段の第2の閾値に到達している側のデータ転
送を優先して行う手段を備えたことを特徴とする。
【0031】さらに、本発明においては、送受信データ
を格納する記憶手段のアドレスを、送信用アドレスと受
信用アドレスとに時分割出力し、データ・バスを送信と
受信用に分割し、前記第1及び第2のスレッシュ・ホー
ルド検出手段の検出情報の組み合わせにより、前記第2
の閾値に双方が到達していた場合、送信と受信データの
同時転送を行い、一方のみが前記第2の閾値に到達して
いる場合には、到達している側のデータ転送を優先して
行うことを特徴とする。
を格納する記憶手段のアドレスを、送信用アドレスと受
信用アドレスとに時分割出力し、データ・バスを送信と
受信用に分割し、前記第1及び第2のスレッシュ・ホー
ルド検出手段の検出情報の組み合わせにより、前記第2
の閾値に双方が到達していた場合、送信と受信データの
同時転送を行い、一方のみが前記第2の閾値に到達して
いる場合には、到達している側のデータ転送を優先して
行うことを特徴とする。
【0032】本発明によれば、上記した従来の通信コン
トローラの送信FIFO及び受信FIFOに、アンダー
ラン状態及びオーバラン状態となる直前にスレッシュ・
ホールドを新たに設け、このスレッシュ・ホールドと、
従来のスレッシュ・ホールドの状態に応じて、送信また
は受信のデータ転送を優先または同時に処理することに
より、受信オーバランの頻度を低減するとともに、送信
アンダーランの頻度を抑えるようにしたものである。
トローラの送信FIFO及び受信FIFOに、アンダー
ラン状態及びオーバラン状態となる直前にスレッシュ・
ホールドを新たに設け、このスレッシュ・ホールドと、
従来のスレッシュ・ホールドの状態に応じて、送信また
は受信のデータ転送を優先または同時に処理することに
より、受信オーバランの頻度を低減するとともに、送信
アンダーランの頻度を抑えるようにしたものである。
【0033】
【発明の実施の形態】本発明の好ましい実施の形態につ
いて以下に説明する。本発明は、その好ましい実施の形
態において、送信データを一時保管するための送信FI
FO(図1の4)において、送信データの保管数が予め
定められた第1のスレッシュ・ホールド以下であること
を検出した際に第1の送信FIFOスレッシュ・ホール
ド信号(b)をアクティブとし、送信データの保管数が
第1のスレッシュ・ホールドよりも小さい第2のスレッ
シュ・ホールド以下であることを検出した際に第2の送
信FIFOスレッシュ・ホールド信号(a)を出力す
る。
いて以下に説明する。本発明は、その好ましい実施の形
態において、送信データを一時保管するための送信FI
FO(図1の4)において、送信データの保管数が予め
定められた第1のスレッシュ・ホールド以下であること
を検出した際に第1の送信FIFOスレッシュ・ホール
ド信号(b)をアクティブとし、送信データの保管数が
第1のスレッシュ・ホールドよりも小さい第2のスレッ
シュ・ホールド以下であることを検出した際に第2の送
信FIFOスレッシュ・ホールド信号(a)を出力す
る。
【0034】また受信データを一時保管するための受信
FIFO(図1の3)において、受信データの保管数が
予め定められた第1のスレッシュ・ホールド以上である
ことを検出した際に第1の受信FIFOスレッシュ・ホ
ールド信号(b)をアクティブとし、受信データの保管
数が第1のスレッシュ・ホールドよりも大きい第2のス
レッシュ・ホールド以上であることを検出した時、第2
の受信FIFOスレッシュ・ホールド信号(a)をアク
ティブとする。
FIFO(図1の3)において、受信データの保管数が
予め定められた第1のスレッシュ・ホールド以上である
ことを検出した際に第1の受信FIFOスレッシュ・ホ
ールド信号(b)をアクティブとし、受信データの保管
数が第1のスレッシュ・ホールドよりも大きい第2のス
レッシュ・ホールド以上であることを検出した時、第2
の受信FIFOスレッシュ・ホールド信号(a)をアク
ティブとする。
【0035】そして、送信FIFO(図1の4)からの
第1、第2の送信FIFOスレッシュ・ホールド、及び
受信FIFO(図1の3)からの第1、第2の受信FI
FOスレッシュ・ホールド情報の組み合わせにより、デ
ータ転送を行う際に、送信データ転送及び受信データ転
送のいずれかについて、第2のスレッシュ・ホールドに
到達している側のデータ転送を優先して行う。
第1、第2の送信FIFOスレッシュ・ホールド、及び
受信FIFO(図1の3)からの第1、第2の受信FI
FOスレッシュ・ホールド情報の組み合わせにより、デ
ータ転送を行う際に、送信データ転送及び受信データ転
送のいずれかについて、第2のスレッシュ・ホールドに
到達している側のデータ転送を優先して行う。
【0036】また、本発明は、別の実施の形態におい
て、送信データ及び受信データを格納する記憶手段を送
信バッファ(図2の71)と受信バッファ(図2の7
2)に分け、送受信バッファ・アドレスを、送信用アド
レスと受信用アドレスとに時分割出力すると共に、デー
タ・バスを送信と受信用に分割し、送信FIFO(図2
の4)からの第1、第2の送信FIFOスレッシュ・ホ
ールド、及び受信FIFO(図2の3)からの第1、第
2の受信FIFOスレッシュ・ホールド情報の組み合わ
せにより、データ転送を行う際に、第2のスレッシュ・
ホールドに双方が到達していた場合、送信データと受信
データの同時転送を行い、一方のみが第2のスレッシュ
・ホールドに到達している場合には、到達している側の
データ転送を優先して行う。
て、送信データ及び受信データを格納する記憶手段を送
信バッファ(図2の71)と受信バッファ(図2の7
2)に分け、送受信バッファ・アドレスを、送信用アド
レスと受信用アドレスとに時分割出力すると共に、デー
タ・バスを送信と受信用に分割し、送信FIFO(図2
の4)からの第1、第2の送信FIFOスレッシュ・ホ
ールド、及び受信FIFO(図2の3)からの第1、第
2の受信FIFOスレッシュ・ホールド情報の組み合わ
せにより、データ転送を行う際に、第2のスレッシュ・
ホールドに双方が到達していた場合、送信データと受信
データの同時転送を行い、一方のみが第2のスレッシュ
・ホールドに到達している場合には、到達している側の
データ転送を優先して行う。
【0037】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
【0038】
【実施例1】図1は、本発明の第1の実施例の構成を示
すブロック図である。図1を参照して、受信シフト・レ
ジスタ1と、送信シフト・レジスタ2、アドレス・デコ
ーダ6、メモリ7、CPU8は、図6に示した従来技術
と同じ機能を有する。
すブロック図である。図1を参照して、受信シフト・レ
ジスタ1と、送信シフト・レジスタ2、アドレス・デコ
ーダ6、メモリ7、CPU8は、図6に示した従来技術
と同じ機能を有する。
【0039】図1参照して、本実施例においては、受信
FIFO3について、4段目のスレッシュ・ホールドa
に対して、更に2段目に新しいスレッシュ・ホールドb
を設けると共に、送信FIFO4についても、4段目の
スレッシュ・ホールドaに対して、7段目(最終段の一
段前)に新しいスレッシュ・ホールドbを設けている。
FIFO3について、4段目のスレッシュ・ホールドa
に対して、更に2段目に新しいスレッシュ・ホールドb
を設けると共に、送信FIFO4についても、4段目の
スレッシュ・ホールドaに対して、7段目(最終段の一
段前)に新しいスレッシュ・ホールドbを設けている。
【0040】これらの受信、送信FIFOスレッシュ・
ホールドa、bは、DMA転送制御部5が、送受信デー
タをDMA転送する際に、送信または受信のいずれを優
先して処理するかを決定するために使用する。
ホールドa、bは、DMA転送制御部5が、送受信デー
タをDMA転送する際に、送信または受信のいずれを優
先して処理するかを決定するために使用する。
【0041】DMA転送制御部5は、受信FIFO3か
ら出力される受信FIFOスレッシュ・ホールド信号
a、bのそれぞれの状態によって、DMA転送シーケン
ス中のメモリ7へのアクセスをデータ毎に、次の表1に
示す論理に従って切り替える機能を備える。
ら出力される受信FIFOスレッシュ・ホールド信号
a、bのそれぞれの状態によって、DMA転送シーケン
ス中のメモリ7へのアクセスをデータ毎に、次の表1に
示す論理に従って切り替える機能を備える。
【0042】
【表1】
【0043】次に、図3のタイミング図を参照して、本
実施例の全体の動作の流れを説明する。なお図3におい
て、送信シフト・レジスタ上段に示した状態は、表1の
状態及びその遷移を示している。
実施例の全体の動作の流れを説明する。なお図3におい
て、送信シフト・レジスタ上段に示した状態は、表1の
状態及びその遷移を示している。
【0044】先ず、マイコン・システム側の処理の遅れ
によって受信FIFO3及び送信FIFO4がオーバラ
ン及びアンダーラン(S′(0)状態)が発生直前の状
態となる。この動作タイミングまでは、図8に示した
S′(0)状態までと同一である。受信FIFO(Rx
FIFO)3に受信データが溜まる一方で、送信FIF
O(TxFIFO)4中の送信データが不足する状態で
あるS′(0)状態が発生する。
によって受信FIFO3及び送信FIFO4がオーバラ
ン及びアンダーラン(S′(0)状態)が発生直前の状
態となる。この動作タイミングまでは、図8に示した
S′(0)状態までと同一である。受信FIFO(Rx
FIFO)3に受信データが溜まる一方で、送信FIF
O(TxFIFO)4中の送信データが不足する状態で
あるS′(0)状態が発生する。
【0045】次に、S(1)状態において、送信FIF
O4中の最終段のデータが送信シフト・レジスタ2に転
送され、最終段には次のデータが転送される。
O4中の最終段のデータが送信シフト・レジスタ2に転
送され、最終段には次のデータが転送される。
【0046】本実施例においては、送信FIFO4の7
段目(図1では最終段の一つ前)に、送信データが存在
しなければ、送信FIFOスレッシュ・ホールドb(T
xSH−b)がアクティブとなる。
段目(図1では最終段の一つ前)に、送信データが存在
しなければ、送信FIFOスレッシュ・ホールドb(T
xSH−b)がアクティブとなる。
【0047】一方、受信FIFO3の2段目には、まだ
受信データが存在しないため、受信FIFOスレッシュ
・ホールドb(RxSH−b)はインアクティブであ
る。
受信データが存在しないため、受信FIFOスレッシュ
・ホールドb(RxSH−b)はインアクティブであ
る。
【0048】DMA転送制御部5は、表1に示した論理
表に基づき(表1の状態)、送信データ・アクセス、
すなわちアドレス・バス上に送信バッファ(メモリ7)
のアドレスを出力するとともに、メモリ・リード信号を
アクティブ(この場合ロウ・レベルがアクティブ)とす
る。
表に基づき(表1の状態)、送信データ・アクセス、
すなわちアドレス・バス上に送信バッファ(メモリ7)
のアドレスを出力するとともに、メモリ・リード信号を
アクティブ(この場合ロウ・レベルがアクティブ)とす
る。
【0049】マイコン・システム側では、DMA転送制
御部5からの信号によって、データ・バス上に送信デー
タを出力する。DMA転送制御部5は、このデータ・バ
ス上の送信データを取り込み、送信FIFO4の1段目
に転送する。
御部5からの信号によって、データ・バス上に送信デー
タを出力する。DMA転送制御部5は、このデータ・バ
ス上の送信データを取り込み、送信FIFO4の1段目
に転送する。
【0050】続いて、S(2)状態に遷移し、送信FI
FO4中の1段目のデータは、最終段まで自動的に転送
される。この状態では、受信FIFO3の2段目には依
然として受信データが存在せず、また4段目にはデータ
が存在するため、受信FIFO3のスレッシュ・ホール
ド信号a(RxSH−a)はアクティブ、スレッシュ・
ホールド信号b(RxSH−b)はインアクティブとな
る。送信FIFO4の7段目に送信データが存在しない
ため、送信FIFOスレッシュ・ホールドb(TxSH
−b)はアクティブとなる。
FO4中の1段目のデータは、最終段まで自動的に転送
される。この状態では、受信FIFO3の2段目には依
然として受信データが存在せず、また4段目にはデータ
が存在するため、受信FIFO3のスレッシュ・ホール
ド信号a(RxSH−a)はアクティブ、スレッシュ・
ホールド信号b(RxSH−b)はインアクティブとな
る。送信FIFO4の7段目に送信データが存在しない
ため、送信FIFOスレッシュ・ホールドb(TxSH
−b)はアクティブとなる。
【0051】従って、DMA転送制御部5は、表1の論
理表(状態)に基づき、再び送信データ・アクセスを
行う。
理表(状態)に基づき、再び送信データ・アクセスを
行う。
【0052】次に、S(3)状態に遷移した時、送信F
IFO4の7段目に送信データが存在するため、送信F
IFO4のスレッシュ・ホールド信号a(TxSH−
a)がアクティブ、スレッシュ・ホールド信号b(Tx
SH−b)はインアクティブとなる。受信FIFO3の
スレッシュ・ホールド信号a(RxSH−a)はアクテ
ィブ、スレッシュ・ホールド信号b(RxSH−b)は
インアクティブであるため、DMA転送制御部5は、表
1の論理表(状態)に基づき、受信データ・アクセス
を行う。受信データ・アクセスでは、アドレス・バス上
に受信バッファのアドレスを出力すると同時にメモリ・
ライト信号をアクティブ(ロウ・レベルがアクティ
ブ)、データ・バス上に受信FIFO3の最終段のデー
タを出力とする。
IFO4の7段目に送信データが存在するため、送信F
IFO4のスレッシュ・ホールド信号a(TxSH−
a)がアクティブ、スレッシュ・ホールド信号b(Tx
SH−b)はインアクティブとなる。受信FIFO3の
スレッシュ・ホールド信号a(RxSH−a)はアクテ
ィブ、スレッシュ・ホールド信号b(RxSH−b)は
インアクティブであるため、DMA転送制御部5は、表
1の論理表(状態)に基づき、受信データ・アクセス
を行う。受信データ・アクセスでは、アドレス・バス上
に受信バッファのアドレスを出力すると同時にメモリ・
ライト信号をアクティブ(ロウ・レベルがアクティ
ブ)、データ・バス上に受信FIFO3の最終段のデー
タを出力とする。
【0053】マイコン・システム側では、これらのDM
A転送制御部5からの信号によってデータ・バス上にあ
る受信データがメモリ7上に該当アドレスに書き込まれ
る。
A転送制御部5からの信号によってデータ・バス上にあ
る受信データがメモリ7上に該当アドレスに書き込まれ
る。
【0054】以降、受信FIFO3及び送信FIFO4
の全てのスレッシュ・ホールド信号がインアクティブと
なるまで、同様の動作を繰り返す。
の全てのスレッシュ・ホールド信号がインアクティブと
なるまで、同様の動作を繰り返す。
【0055】最後に全てのスレッシュ・ホールドがイン
アクティブとなった時、ホールド・リクエストをインア
クティブとして、バスの占有権を放棄する。
アクティブとなった時、ホールド・リクエストをインア
クティブとして、バスの占有権を放棄する。
【0056】以上の動作シーケンスによって、DMA転
送制御部5によるデータ転送シーケンスにおいて、メモ
リアクセス毎にアンダーラン及びオーバランの発生しそ
うな状態を判断、優先処理を行うことによって、エラー
の発生を低減することが可能となる。
送制御部5によるデータ転送シーケンスにおいて、メモ
リアクセス毎にアンダーラン及びオーバランの発生しそ
うな状態を判断、優先処理を行うことによって、エラー
の発生を低減することが可能となる。
【0057】図2に、本発明の第2の実施例の構成をブ
ロック図にて示す。図2において、受信シフト・レジス
タ1と、送信シフト・レジスタ2、受信FIFO3、送
信FIFO4、アドレス・デコーダ6、メモリ7、CP
U8は前記第1の実施例と同一である。
ロック図にて示す。図2において、受信シフト・レジス
タ1と、送信シフト・レジスタ2、受信FIFO3、送
信FIFO4、アドレス・デコーダ6、メモリ7、CP
U8は前記第1の実施例と同一である。
【0058】本実施例が、前記第1の実施例と相違する
点は、DMA転送制御部5に対してメモリ・アクセスを
行う際、送信と受信データを同時に転送するため、送受
信バッファに同時にアクセスできるよう、時分割に、送
信バッファ・アドレスと受信バッファ・アドレスを出力
する機能、及び内部バスとして送信、受信用として別々
の内部パスを新たに追加していることである。
点は、DMA転送制御部5に対してメモリ・アクセスを
行う際、送信と受信データを同時に転送するため、送受
信バッファに同時にアクセスできるよう、時分割に、送
信バッファ・アドレスと受信バッファ・アドレスを出力
する機能、及び内部バスとして送信、受信用として別々
の内部パスを新たに追加していることである。
【0059】このため、本実施例では、4つのスレッシ
ュ・ホールドは、送信/受信のメモリアクセスを同時に
行うかどうかを決定するために使用する。表2に、その
論理組み合わせとメモリアクセスとの関係を示す。
ュ・ホールドは、送信/受信のメモリアクセスを同時に
行うかどうかを決定するために使用する。表2に、その
論理組み合わせとメモリアクセスとの関係を示す。
【0060】
【表2】
【0061】また、マイコン・システム側に、その時分
割で出力されるアドレス(送信用アドレスと受信用アド
レス)をラッチし、メモリ・アクセス期間中、その出力
を保持するラッチ回路91、92を備え、また送信/受
信メモリへのアクセスを同時に行うために、送信/受信
用にそれぞれアドレス・デコーダ61、62と、メモリ
71、72を別々に設けている。
割で出力されるアドレス(送信用アドレスと受信用アド
レス)をラッチし、メモリ・アクセス期間中、その出力
を保持するラッチ回路91、92を備え、また送信/受
信メモリへのアクセスを同時に行うために、送信/受信
用にそれぞれアドレス・デコーダ61、62と、メモリ
71、72を別々に設けている。
【0062】次に、図4のタイミング図を参照して、本
実施例の全体の動作の流れを説明する。先ず、S′
(0)状態となるまでは、前記第1の実施例と同一であ
る。
実施例の全体の動作の流れを説明する。先ず、S′
(0)状態となるまでは、前記第1の実施例と同一であ
る。
【0063】続いて、S(1)状態となった時、受信F
IFO3のスレッシュ・ホールドa(RxSH−a)、
b(RxSH−b)及び送信FIFO4のスレッシュ・
ホールドa(TxSH−a)、b(TxSH−b)が共
にアクティブであるため、表2に示した論理表(状態
)より、送信データと受信データ・アクセスを同時に
行う。このアクセスについて、図5に示したタイミング
図を参照して説明する。
IFO3のスレッシュ・ホールドa(RxSH−a)、
b(RxSH−b)及び送信FIFO4のスレッシュ・
ホールドa(TxSH−a)、b(TxSH−b)が共
にアクティブであるため、表2に示した論理表(状態
)より、送信データと受信データ・アクセスを同時に
行う。このアクセスについて、図5に示したタイミング
図を参照して説明する。
【0064】送受信バッファに同時にアクセスする場
合、DMA転送制御部5は、アドレス・バス上に先に送
信アドレスを出力し、同時に送信アドレスイネーブルに
アクティブ(ハイ・レベルがアクティブ)パルスを出力
する。これらの信号によって、アドレス・ラッチ回路9
1は、イネーブル信号の立ち上がりでアドレスをラッチ
し、次の送信アドレスイネーブルにアクティブパルスが
出力されるまで、そのアドレスを保持する。
合、DMA転送制御部5は、アドレス・バス上に先に送
信アドレスを出力し、同時に送信アドレスイネーブルに
アクティブ(ハイ・レベルがアクティブ)パルスを出力
する。これらの信号によって、アドレス・ラッチ回路9
1は、イネーブル信号の立ち上がりでアドレスをラッチ
し、次の送信アドレスイネーブルにアクティブパルスが
出力されるまで、そのアドレスを保持する。
【0065】続いて、DMA転送制御部5は、アドレス
上に受信アドレスを出力し、同時に受信アドレスイネー
ブル出力にアクティブ(ハイ・レベル)パルスを出力す
る。
上に受信アドレスを出力し、同時に受信アドレスイネー
ブル出力にアクティブ(ハイ・レベル)パルスを出力す
る。
【0066】送信の場合と同様に、アドレス・ラッチ回
路92によってアドレスがラッチされ、次の受信アドレ
スイネーブルにアクティブパルスが出力されるまで、そ
のアドレスを保持される。
路92によってアドレスがラッチされ、次の受信アドレ
スイネーブルにアクティブパルスが出力されるまで、そ
のアドレスを保持される。
【0067】その後、メモリ・リード信号とメモリ・ラ
イト信号を同時にアクティブとし、アドレス・デコーダ
61、62と、メモリ71、72は、それぞれ送信デー
タを出力し、受信データの取り込みを同時に行う。
イト信号を同時にアクティブとし、アドレス・デコーダ
61、62と、メモリ71、72は、それぞれ送信デー
タを出力し、受信データの取り込みを同時に行う。
【0068】DMA転送制御部5は、送信データ・バス
上の送信データを取り込み、内部の送信パスを介して、
送信FIFO4に転送し、あるいは、受信FIFO3の
最終段のデータを内部の受信パスを介して、受信データ
・バス上に出力し、メモリ72への書き込みを行う。
上の送信データを取り込み、内部の送信パスを介して、
送信FIFO4に転送し、あるいは、受信FIFO3の
最終段のデータを内部の受信パスを介して、受信データ
・バス上に出力し、メモリ72への書き込みを行う。
【0069】以後、受信FIFO3と送信FIFO4の
スレッシュ・ホールドの状態に応じて、同時アクセス、
送信または受信のみのアクセスを、全てのスレッシュ・
ホールド信号がインアクティブになるまで繰り返す。
スレッシュ・ホールドの状態に応じて、同時アクセス、
送信または受信のみのアクセスを、全てのスレッシュ・
ホールド信号がインアクティブになるまで繰り返す。
【0070】受信FIFO3、送信FIFO4の全スレ
ッシュ・ホールド信号がインアクティブとなると、前記
第1の実施例と同様、DMA転送制御部5はホールド・
リクエストをインアクティブとし、バスの占有権を放棄
する。
ッシュ・ホールド信号がインアクティブとなると、前記
第1の実施例と同様、DMA転送制御部5はホールド・
リクエストをインアクティブとし、バスの占有権を放棄
する。
【0071】本実施例では、前記第1の実施例に対し
て、一つのデータアクセス・サイクル中に送信/受信ア
ドレスのラッチ動作が増えるが、送受信データ転送を同
時に行うため、前記第1の実施例で、一定数の送信及び
受信データを転送する時間について、ラッチ動作を短く
することで、より早くデータ転送を完了させることが可
能となる。
て、一つのデータアクセス・サイクル中に送信/受信ア
ドレスのラッチ動作が増えるが、送受信データ転送を同
時に行うため、前記第1の実施例で、一定数の送信及び
受信データを転送する時間について、ラッチ動作を短く
することで、より早くデータ転送を完了させることが可
能となる。
【0072】
【発明の効果】以上説明したように、本発明によれば、
従来の通信コントローラに対して、更にアンダーラン状
態及びオーバラン状態となり易いポイントにスレッシュ
・ホールドを追加し、これらのスレッシュ・ホールドの
組み合わせに応じて、1つのDMA転送シーケンス中
で、送信及び受信データ転送を混合して行うように構成
したことにより、送信アンダーラン及び受信オーバラン
を低減するという効果を奏する。
従来の通信コントローラに対して、更にアンダーラン状
態及びオーバラン状態となり易いポイントにスレッシュ
・ホールドを追加し、これらのスレッシュ・ホールドの
組み合わせに応じて、1つのDMA転送シーケンス中
で、送信及び受信データ転送を混合して行うように構成
したことにより、送信アンダーラン及び受信オーバラン
を低減するという効果を奏する。
【図1】本発明の第1の実施例の構成を示すブロック図
である。
である。
【図2】本発明の第2の実施例の構成を示すブロック図
である。
である。
【図3】本発明の第1の実施例の動作タイミングを模式
的に説明する図である。
的に説明する図である。
【図4】本発明の第2の実施例の動作タイミングを模式
的に説明する図である。
的に説明する図である。
【図5】本発明の第2の実施例におけるアドレスを多重
化して出力する動作タイミングを説明するためのタイミ
ング図である。
化して出力する動作タイミングを説明するためのタイミ
ング図である。
【図6】従来技術の構成を示すブロック図である。
【図7】従来技術の動作タイミングを示す図である。
【図8】従来技術でのアンダーラン状態になる動作タイ
ミングを示す図である。
ミングを示す図である。
1 受信シフト・レジスタ 2 送信シフト・レジスタ 3 受信FIFO 4 送信FIFO 5 DMA転送制御部 6、61、62 アドレス・デコーダ 7、71、72 メモリ 8 CPU 91、92 ラッチ回路 〜 送信/受信スレッシュ・ホールドの組み合わせ
Claims (3)
- 【請求項1】受信FIFOにおける受信データの保管数
が予め定められた閾値以上であることを検出するための
スレッシュ・ホールド、及び、送信FIFOにおける送
信データの保管数が予め定められた閾値以下であること
を検出するためのスレッシュ・ホールドに対して、更
に、前記受信FIFOにおける受信データの保管数が予
め定められた閾値以上である状態、及び、前記送信FI
FOにおける受信データの保管数が予め定められた閾値
以下である状態になる直前のデータの保管数を示す別の
スレッシュ・ホールドをそれぞれ設け、 前記受信FIFO、及び前記送信FIFOからの、これ
らのスレッシュ・ホールドを超えたことを検出する信号
の組み合わせに基づき、送受信のデータ転送を決定する
手段を備えたことを特徴とする通信コントローラ。 - 【請求項2】送信データを一時保管するための送信FI
FOにおいて、送信データの保管数が予め定められた閾
値以下であることを検出する第1のスレッシュ・ホール
ド検出手段と、送信データの保管数が前記第1のスレッ
シュ・ホールド検出手段で検出する前記閾値よりも小さ
い第2の閾値を検出する第2のスレッシュ・ホールド検
出手段と、を備え、 受信データを一時保管するための受信FIFOにおい
て、受信データの保管数が予め定められた閾値以上であ
ることを検出する第1のスレッシュ・ホールド検出手段
と、 受信データの保管数が前記の第1のスレッシュ・ホール
ド検出手段で検出する前記閾値よりも大きい閾値を検出
する第2のスレッシュ・ホールド検出手段と、を備え、 前記送信FIFO及び前記受信FIFOの第1から第2
のスレッシュ・ホールド検出手段の検出出力情報の組み
合わせにより、データ転送を行う際に、送信データ転送
及び受信データ転送のいずれかについて、前記第2のス
レッシュ・ホールド検出手段の第2の閾値に到達してい
る側のデータ転送を優先して行う手段を備えたことを特
徴とする通信コントローラ。 - 【請求項3】送信データを一時保管するための送信FI
FOにおいて、送信データの保管数が予め定められた閾
値以下であることを検出する第1のスレッシュ・ホール
ド検出手段と、送信データの保管数が前記第1のスレッ
シュ・ホールド検出手段で検出する前記閾値よりも小さ
い第2の閾値を検出する第2のスレッシュ・ホールド検
出手段と、を備え、 受信データを一時保管するための受信FIFOにおい
て、受信データの保管数が予め定められた閾値以上であ
ることを検出する第1のスレッシュ・ホールド検出手段
と、 受信データの保管数が前記の第1のスレッシュ・ホール
ド検出手段で検出する前記閾値よりも大きい閾値を検出
する第2のスレッシュ・ホールド検出手段と、を備え、 送受信データを格納する記憶手段のアドレスを、送信用
アドレスと受信用アドレスとに時分割出力し、データ・
バスを送信と受信用に分割し、 前記第1及び第2のスレッシュ・ホールド検出手段の検
出情報の組み合わせにより、前記第2の閾値に双方が到
達していた場合、送信と受信データの同時転送を行い、
一方のみが前記第2の閾値に到達している場合には、到
達している側のデータ転送を優先して行うことを特徴と
する通信コントローラ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8334902A JP2933039B2 (ja) | 1996-11-29 | 1996-11-29 | 通信用コントローラ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8334902A JP2933039B2 (ja) | 1996-11-29 | 1996-11-29 | 通信用コントローラ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10164146A JPH10164146A (ja) | 1998-06-19 |
JP2933039B2 true JP2933039B2 (ja) | 1999-08-09 |
Family
ID=18282524
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8334902A Expired - Fee Related JP2933039B2 (ja) | 1996-11-29 | 1996-11-29 | 通信用コントローラ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2933039B2 (ja) |
-
1996
- 1996-11-29 JP JP8334902A patent/JP2933039B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH10164146A (ja) | 1998-06-19 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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