JPH0675796A - パリティエラー記録装置 - Google Patents

Abstract

(57)【要約】 【目的】 バスに付加されたパリティビットによってデ
ータエラーを検出するシステムにおけるパリティエラー
記録装置に関し、パリティエラーが生じた位置に関する
情報の取得を可能にすることを目的とする。 【構成】 パリティ検査手段１０３は、バス１０２に例
えばバイト単位で付加されたパリティビットに基づいて
バイト単位でパリティ検査を行い、その検査結果は随時
パリティエラー記録手段１０４に記録され、それぞれ外
部に出力される。記録内容固定手段１０５は、パリティ
エラー記録手段１０４の記録内容が変化した時点でその
記録内容を固定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バスに付加されたパリ
ティビットによってデータエラーを検出するシステムに
おけるパリティエラー記録装置に関する。

【０００２】

【従来の技術】近年のコンピュータシステムなどの普及
に伴い、システムの誤動作による被害を最小限にするた
め、システム内のバスにパリティビットを付加してデー
タのパリティエラーを検出する方式が一般的に用いられ
てきている。

【０００３】パリティエラーが発生した場合、誤りを生
じた回路を限定し特定できると、回路の改良やプログラ
ムのデバッグ等において有用な情報を得ることができ
る。従来は、パリティエラーが検出されると、それを検
出したデバイスが割り込みなどによってＣＰＵにパリテ
ィエラーを通知していた。

【０００４】

【発明が解決しようとする課題】しかし、上述の従来例
では、パリティエラーが生じたことは検出できるが、バ
スのどのバイトでエラーが生じたかとか、ＩＣ内のパリ
ティエラーを生じた場所に関する情報などを得ることは
できなかった。

【０００５】そのため、データエラーの原因を追及する
のに手間がかかってしまうという問題点を有していた。
本発明は、パリティエラーが生じた位置に関する情報の
取得を可能にすることを目的とする。

【０００６】

【課題を解決するための手段】図１は、本発明のブロッ
ク図である。まず、本発明は、集積回路１０１の内部の
バス１０２に所定の単位で付加されたパリティビットに
基づいて前記所定の単位でパリティ検査を行う複数のパ
リティ検査手段１０３を有する。

【０００７】次に、複数のパリティ検査手段１０３の各
パリティ検査結果を記録し、それぞれを外部に出力する
フリップフロップなどにより構成されるパリティエラー
記録手段１０４を有する。

【０００８】上述の本発明の構成に加えて、パリティエ
ラー記録手段１０４の記録内容が変化した時点でその記
録内容を固定する記録内容固定手段１０５を更に有する
ように構成することができる。この手段は、例えばパリ
ティエラー記録手段１０４であるフリップフロップの出
力が変化した以後、そのフリップフロップへの入力クロ
ックの論理を固定する回路である。

【０００９】

【作用】パリティ検査手段１０３は、バス１０２に例え
ばバイト単位で付加されたパリティビットに基づいてバ
イト単位でパリティ検査を行い、その検査結果は随時パ
リティエラー記録手段１０４に記録される。従って、パ
リティエラー発生時にバス１０２のどのデータ位置でエ
ラーが発生したかを知ることができる。

【００１０】また、上述の一連の構成を集積回路１０１
内の複数のバス１０２毎に設ければ、どのバスでパリテ
ィエラーが発生したかを知ることができる。更に、記録
内容固定手段１０５が、パリティエラー記録手段１０４
の記録内容が変化した時点でその記録内容を固定するこ
とにより、パリティエラーが最初に生じた時点の記録を
保持することができる。

【００１１】

【実施例】以下、図面を参照しながら本発明の実施例に
つき詳細に説明する。以下の実施例において、後述する
図３のメッセージ通信装置１０３内のＩ／Ｏコントロー
ラ３１５に接続されるバスにおけるパリティエラーを記
録する回路構成が本発明に最も関連する。 ＜本発明の実施例の全体構成＞図２は、本発明の実施例
が適用されるネットワークの構成図である。

【００１２】光ファイバリング２０６を中心に構成され
るネットワーク２０１には、複数のノード２０２（図２
では、#000、#***、#%%%、などの番号で示されている）
が接続される。

【００１３】ノード２０２において、プロセッサバス２
０５には複数のプロセッサ２０４が接続され、プロセッ
サバス２０５はメッセージ通信装置２０３に収容され
る。メッセージ通信装置２０３は、プロセッサバス２０
５を介してプロセッサ２０４が送信又は受信するメッセ
ージデータを処理し、また、光ファイバリング２０６に
対し入力又は出力されるメッセージデータが格納された
フレームを処理する。

【００１４】次に、図３は、本発明の実施例における図
２のノード２０２内のメッセージ通信装置２０３の構成
図である。実メモリ３０７は、メッセージデータを一時
保持する通信バッファとして機能する。

【００１５】制御メモリ３０８は、メッセージの通信に
使用される仮想記憶空間上の各仮想ページアドレス毎
に、その仮想ページアドレスが実メモリ３０７内の実ペ
ージアドレスに割り付けられている場合にはその実ペー
ジアドレスと、その仮想ページアドレスのページ状態
（通信状態）を示すデータを記憶する。

【００１６】プロセッサバスインタフェース３１２は、
図２のプロセッサバス２０５を収容すると共に外部バス
３０１に接続され、図２のプロセッサ２０４からプロセ
ッサバス２０５を介して入力されるメッセージデータ等
を、外部バス３０１及びバーチャルメモリコントローラ
３０９を介して実メモリ３０７に出力し、逆に、実メモ
リ３０７からバーチャルメモリコントローラ３０９及び
外部バス３０１を介して入力されるメッセージデータ等
を、プロセッサバス２０５を介してプロセッサ２０４に
出力する。

【００１７】また、プロセッサバスインタフェース３１
２は、外部バス３０１、バス結合部３１１及びＣＰＵバ
ス３０２を介して、ＣＰＵ３１３との間で、通信制御デ
ータの授受を行う。

【００１８】図２には明示してないが、図３では、プロ
セッサバス２０５は、１ノードあたり２本設けられてい
る。従って、プロセッサバスインタフェース３１２も、
各プロセッサバス２０５に対応して、#0と#1の２つが設
けられている。そして、#0のプロセッサバスインタフェ
ース３１２は、制御線３１９を用いて、#0と#1の各プロ
セッサバスインタフェース３１２が外部バス３０１をア
クセスする場合の競合制御を行う。更に、#0のプロセッ
サバスインタフェース３１２は、制御線３２１、３２２
を介して、後述するＣＰＵバスアービタ３１４及びＩ／
Ｏコントローラ３１５との間でバスの使用に関する制御
データを授受しながら、外部バス３０１の競合制御を行
って、必要なときには制御線３２０を介してバス結合部
３１１の開閉制御を行う。

【００１９】ネットワーク制御回路３１０は、フレーム
の送信時には、ＣＰＵ３１３からＣＰＵバス３０２、Ｉ
／Ｏコントローラ３１５、及びネットワーク命令／結果
バス３０３を介して入力される送信命令に基づいて、制
御メモリアクセスバス３０６を介して制御メモリ３０８
をアクセスしながら、実メモリ３０７からバーチャルメ
モリコントローラ３０９及びネットワークデータ送信バ
ス３０５を介して送信されるべきメッセージデータを読
み出し、それを含む送信フレームを構築し、それを光フ
ァイバリング２０６に送出し、その送信結果を、ネット
ワーク命令／結果バス３０３、Ｉ／Ｏコントローラ３１
５、及びＣＰＵバス３０２を介してＣＰＵ３１３に通知
する。

【００２０】また、ネットワーク制御回路３１０は、光
ファイバリング２０６からのフレームの受信時には、制
御メモリアクセスバス３０６を介して制御メモリ３０８
をアクセスしながら、その受信フレームを他のノード２
０２へ中継する。又は、その受信フレーム内のメッセー
ジデータを取り出し、ネットワークデータ受信バス３０
４からバーチャルメモリコントローラ３０９を介して実
メモリ３０７に格納し、その受信結果を、ネットワーク
命令／結果バス３０３、Ｉ／Ｏコントローラ３１５、及
びＣＰＵバス３０２を介してＣＰＵ３１３に通知する。

【００２１】ＣＰＵ３１３は、ＣＰＵバス３０２に接続
され、動作開始時に、ＣＰＵバス３０２に接続されるＥ
ＰＲＯＭ３１６からＣＰＵバス３０２に接続されるプロ
グラムＲＡＭ３１７に書き込まれる制御プログラムに従
って動作する。

【００２２】このＣＰＵ３１３は、ＣＰＵバス３０２、
バス結合部３１１、及び外部バス３０１を介して、プロ
セッサバスインタフェース３１２との間で、通信制御デ
ータの授受を行う。

【００２３】また、ＣＰＵ３１３は、フレームの送信時
には、ＣＰＵバス３０２、Ｉ／Ｏコントローラ３１５、
及びネットワーク命令／結果バス３０３を介して、送信
命令をネットワーク制御回路３１０へ出力し、その後、
ネットワーク制御回路３１０から、ネットワーク命令／
結果バス３０３、Ｉ／Ｏコントローラ３１５、及びＣＰ
Ｕバス３０２を介して、送信結果通知を受け取る。逆
に、ＣＰＵ３１３は、フレームの受信時には、ネットワ
ーク制御回路３１０から、ネットワーク命令／結果バス
３０３、Ｉ／Ｏコントローラ３１５、及びＣＰＵバス３
０２を介して、受信結果通知を受け取る。

【００２４】更に、ＣＰＵ３１３は、ＣＰＵバス３０２
を介して制御メモリ３０８内の各仮想ページアドレスの
ページ状態データ（通信状態を示すデータ）をアクセス
すると共に、ＣＰＵバス３０２及びバーチャルメモリコ
ントローラ３０９を介して制御メモリ３０８内の各仮想
ページアドレスの実ページアドレスデータ及び実メモリ
３０７をアクセスする。

【００２５】Ｉ／Ｏコントローラ３１５は、ＣＰＵバス
３０２に接続され、外部の周辺装置が接続される周辺装
置バス３１８を収容する。また、Ｉ／Ｏコントローラ３
１５は、前述したように、ＣＰＵバス３０２及びネット
ワーク命令／結果バス３０３を介して、ＣＰＵ３１３と
ネットワーク制御回路３１０との間で授受される送信命
令、送信結果通知又は受信結果通知を中継する。この場
合、Ｉ／Ｏコントローラ３１５に接続されるバス（例え
ばＣＰＵバス３０２）におけるパリティエラーを記録す
る回路構成（後述する図５〜図７）が本発明に最も関連
する。

【００２６】更に、Ｉ／Ｏコントローラ３１５は、ＣＰ
Ｕ３１３が外部バス３０１をアクセスするアドレスをＣ
ＰＵバス３０２に対して指定した場合に、制御線３２２
を介して#0のプロセッサバスインタフェース３１２に、
外部バスアクセス要求を出力する。

【００２７】ＣＰＵバスアービタ３１４は、プロセッサ
バスインタフェース３１２から制御線３２１を介してＣ
ＰＵバスアクセス要求（バスグラント要求）を受け取っ
た場合に、ＣＰＵ３１３に対して制御線３２３を介して
バス使用要求（バスグラント要求）を出力し、ＣＰＵ３
１３から制御線３２３を介してバス使用許可（バスグラ
ントアクノリッジ）を受け取り、それに基づいてＣＰＵ
バスアクセス許可（バスグラントアクノリッジ）を制御
線３２１を介して#0のプロセッサバスインタフェース３
１２に返す。

【００２８】バーチャルメモリコントローラ３０９は、
プロセッサバスインタフェース３１２と実メモリ３０７
との間で外部バス３０１を介して授受されるデータ、Ｃ
ＰＵ３１３と実メモリ３０７又は制御メモリ３０８との
間でＣＰＵバス３０２を介して授受されるデータ、ネッ
トワーク制御回路３１０と実メモリ３０７との間でネッ
トワークデータ受信バス３０４又はネットワークデータ
送信バス３０５を介して授受されるデータのスイッチン
グ制御及び競合制御を行う。

【００２９】以上の構成を有する本発明の実施例の動作
について説明する。 ＜プロセッサ間通信の全体動作＞今、図２及び図３にお
いて、例えば#000のノード２０２内の１つのプロセッサ
２０４から、#***のノード２０２内の他の１つのプロセ
ッサ２０４にメッセージデータを送信する場合の全体動
作について説明する。

【００３０】この場合に、#000のノード２０２内の１つ
のプロセッサ２０４から送信されるメッセージデータ
は、プロセッサバス２０５を介してそのノード内のメッ
セージ通信装置２０３（以下、#000のメッセージ通信装
置２０３と呼ぶ）の実メモリ３０７に転送された後に、
#***のノード２０２内のメッセージ通信装置２０３（以
下、#***のメッセージ通信装置２０３と呼ぶ）の実メモ
リ３０７に送られ、その後、その実メモリ３０７からプ
ロセッサバス２０５を介して宛て先のプロセッサ２０４
に転送される。即ち、各メッセージ通信装置２０３の実
メモリ３０７は、通信バッファとして機能する。メッセージ通信装置２０３間の通信方式 ここで、メッセージ通信装置２０３間のメッセージデー
タの通信には、ネットワーク仮想記憶方式という特別な
方式が適用される。

【００３１】まず、図２のネットワーク２０１全体で、
仮想記憶空間が定義される。この仮想記憶空間は、複数
の仮想ページに分割され、メッセージデータの通信はこ
の仮想ページを介して行われる。例えば、仮想記憶空間
は、0000〜FFFFページ（１６進数）までの仮想ページア
ドレスに分割される。１つの仮想ページは、メッセージ
データの１単位であるパケットを十分に収容可能な固定
長（例えば８キロバイト長）のデータ長を有する。な
お、以下特に言及しないときは、仮想ページアドレス及
び口述する実ページアドレスは、１６進数で表現する。

【００３２】次に、この仮想記憶空間の所定ページ数毎
例えば１６ページ毎に、ネットワーク２０１に接続され
る各ノード２０２のメッセージ通信装置２０３が割り当
てられる。例えば、0000〜000Fページには#000番目のノ
ード２０２のメッセージ通信装置２０３が割り当てら
れ、0010〜001Fページには#001番目のノード２０２のメ
ッセージ通信装置２０３が割り当てられ、以下同様にし
て、***0〜***Fページ及び%%%0〜%%%Fページ（３桁の *
及び %はそれぞれ0〜 Fの１６進数のうち任意の数）に
は、それぞれ#***番目及び#%%%番目の各ノード２０２の
メッセージ通信装置２０３が割り当てられる。

【００３３】従って、上述の例では、ネットワーク２０
１には、#000〜#FFFまでの最大で４０９６台のメッセー
ジ通信装置２０３が接続可能である。一方、各メッセー
ジ通信装置２０３内の実メモリ３０７は、それぞれが上
述の仮想ページと同じデータ長を有する複数の実ページ
に分割される。実メモリ３０７のページ容量は、仮想記
憶空間のページ容量よりはるかに小さくてよく、例えば
６４〜２５６ページ程度でよい。

【００３４】次に、各メッセージ通信装置２０３の制御
メモリ３０８にはそれぞれ、図４に示されるように、全
仮想ページアドレス分の制御データが記憶される。各仮
想ページアドレスの制御データは、図４に示されるよう
に、その仮想ページアドレスに対応付けられる自メッセ
ージ通信装置２０３内の実メモリ３０７の実ページアド
レスデータと、その仮想ページアドレスの通信状態を示
すページ状態データとから構成されている。

【００３５】そして、初期状態として、各ノード２０２
内のメッセージ通信装置２０３の制御メモリ３０８にお
いて、そのノード２０２に割り当てられている仮想ペー
ジアドレスには、ＣＰＵ３１３のネットワーク用受信制
御機能によって、自メッセージ通信装置２０３の実メモ
リ３０７内の任意の空きページに設けられるネットワー
ク用受信バッファの実ページアドレスと、ページ状態と
して受信バッファ割付状態VPが、それぞれ予め書き込ま
れている。なお、ネットワーク用受信制御機能は、ＣＰ
Ｕ３１３がプログラムＲＡＭ３１７に記憶された制御プ
ログラムを実行することにより実現される。

【００３６】例えば、#000のメッセージ通信装置２０３
の制御メモリ３０８において、自メッセージ通信装置２
０３に割り当てられている0000,0001,・・・ ,000Fペー
ジの各仮想ページアドレスには、図４に示されるよう
に、実メモリ３０７内のs,q,・・・,pの各実ページアド
レスが書き込まれ、受信バッファ割付状態を示すページ
状態VPが書き込まれている。

【００３７】また、#***のメッセージ通信装置２０３の
制御メモリ３０８において、自メッセージ通信装置２０
３に割り当てられている***0,***1,・・・ ,***Fページ
の各仮想ページアドレスには、図４に示されるように、
実メモリ３０７内のv,u,・・・,tの各実ページアドレス
が書き込まれ、受信バッファ割付状態を示すページ状態
VPが書き込まれている。

【００３８】同様に、#%%%のメッセージ通信装置２０３
の制御メモリ３０８において、自メッセージ通信装置２
０３に割り当てられている%%%0,%%%1,・・・ ,%%%Fペー
ジの各仮想ページアドレスには、図４に示されるよう
に、実メモリ３０７内のy,w,・・・,xの各実ページアド
レスが書き込まれ、受信バッファ割付状態を示すページ
状態VPが書き込まれている。

【００３９】今、後述する転送動作により、例えば#000
のメッセージ通信装置２０３の実メモリ３０７内の、実
ページアドレスがr であるネットワーク用送信バッファ
（後述する）に、#000のノード２０２内の１つのプロセ
ッサ２０４からメッセージデータが転送されているもの
とする。

【００４０】ＣＰＵ３１３のネットワーク用送信制御機
能は、ＣＰＵバス３０２及びバーチャルメモリコントロ
ーラ３０９を介して実メモリ３０７内のネットワーク用
送信バッファに格納されているメッセージデータのヘッ
ダ内の宛て先アドレス部を解析することによって、その
宛て先アドレスに対応するプロセッサ２０４が収容され
るノード２０２に割り当てられている仮想ページアドレ
スのうち、ページ状態がバッファ未割付状態NAとなって
いるものを決定する。図４の例では、例えば仮想ページ
アドレス***2が決定される。なお、ネットワーク用送信
制御機能は、ＣＰＵ３１３がプログラムＲＡＭ３１７に
記憶された制御プログラムを実行することにより実現さ
れる。

【００４１】次に、ＣＰＵ３１３のネットワーク用送信
制御機能は、制御メモリ３０８内の上述の決定した仮想
ページアドレスに、上述のメッセージデータが格納され
ているネットワーク用送信バッファの実ページアドレス
を書き込み、ページ状態を、バッファ未割付状態NAから
送信状態SDに変更する。図４の例では、例えば仮想ペー
ジアドレス***2に実ページアドレスr と送信状態SDが設
定される。

【００４２】そして、ＣＰＵ３１３のネットワーク用送
信制御機能は、Ｉ／Ｏコントローラ３１５内の送信用Ｆ
ＩＦＯに、ＣＰＵバス３０２を介して、送信命令と共
に、上述の仮想ページアドレスと、上述のメッセージデ
ータの転送長を書き込む。

【００４３】ネットワーク制御回路３１０は、Ｉ／Ｏコ
ントローラ３１５内の送信用ＦＩＦＯから、ネットワー
ク命令／結果バス３０３を介して、上述の送信命令等を
読み出すと、その送信命令に付加されている仮想ページ
アドレスを、制御メモリアクセスバス３０６を介して制
御メモリ３０８に指定し、制御メモリ３０８から上述の
仮想ページアドレスに設定されている実ページアドレス
を読み出してバーチャルメモリコントローラ３０９内の
ＤＭＡ転送用レジスタに設定する。

【００４４】そして、ネットワーク制御回路３１０は、
バーチャルメモリコントローラ３０９に、送信されるべ
きメッセージデータが含まれる実メモリ３０７内の上記
実ページアドレスのページデータを、ネットワークデー
タ送信バス３０５を介してネットワーク制御回路３１０
にＤＭＡ転送させる。

【００４５】ネットワーク制御回路３１０は、上述のペ
ージデータから送信命令に付加されているメッセージデ
ータの転送長に対応する分のメッセージデータを取り出
し、そのメッセージデータと送信命令に付加されている
仮想ページアドレス及びメッセージデータの転送長を含
む送信フレームを生成し、それを光ファイバリング２０
６に送出する。なお、光ファイバリング２０６のフレー
ム伝送方式としては、トークンリングネットワーク方式
が採用され、ネットワーク制御回路３１０は、光ファイ
バリング２０６上を周回するフリートークンを獲得した
場合のみ送信フレームを送出することができる。

【００４６】図４の例においては、#000のメッセージ通
信装置２０３から、仮想ページアドレス***2と実メモリ
３０７内の実ページアドレスr に格納されているメッセ
ージデータとを含む送信フレームが、光ファイバリング
２０６に送出される。

【００４７】上述の送信フレームは、光ファイバリング
２０６に接続されている他のノード２０２（図２参照）
に順次転送される。各ノード２０２内のメッセージ通信
装置２０３のネットワーク制御回路３１０は、光ファイ
バリング２０６から上記送信フレームを取り込むと、そ
の送信フレームに格納されている仮想ページアドレスに
対応するページ状態を制御メモリアクセスバス３０６を
介して制御メモリ３０８から読み出し、そのページ状態
が受信バッファ割付状態VPであるか否か、即ち、その仮
想ページアドレスが自ノード２０２のメッセージ通信装
置２０３に割り当てられているか否か、又はそのページ
状態が送信状態SDであるか否か、即ち、その送信フレー
ムが自ネットワーク制御回路３１０が送出したものであ
るか否かを判別する。

【００４８】ネットワーク制御回路３１０は、送信フレ
ームに格納されている仮想ページアドレスのページ状態
が受信バッファ割付状態VPであると判別した場合には、
送信フレームに格納されているメッセージデータを、以
下のようにして実メモリ３０７に取り込む。

【００４９】即ち、ネットワーク制御回路３１０は、ま
ず、送信フレームに格納されている仮想ページアドレス
を、制御メモリアクセスバス３０６を介して制御メモリ
３０８に指定し、制御メモリ３０８から上述の仮想ペー
ジアドレスに設定されている実ページアドレスを読み出
してバーチャルメモリコントローラ３０９内のＤＭＡ転
送用レジスタに設定する。そして、ネットワーク制御回
路３１０は、バーチャルメモリコントローラ３０９に、
送信フレームに含まれるメッセージデータを、ネットワ
ークデータ受信バス３０４を介して実メモリ３０７内の
上述の実ページアドレスにＤＭＡ転送させる。

【００５０】その後、ネットワーク制御回路３１０は、
送信フレームに格納されている仮想ページアドレスを、
制御メモリアクセスバス３０６を介して制御メモリ３０
８に指定し、その仮想ページアドレスのページ状態を受
信バッファ割付状態VPから受信完了状態RDに変更する。

【００５１】更に、ネットワーク制御回路３１０は、Ｉ
／Ｏコントローラ３１５内の受信用ＦＩＦＯに、ネット
ワーク命令／結果バス３０３を介して、受信の成否を示
す結果コードと共に、送信フレームから抽出した仮想ペ
ージアドレスとメッセージデータの転送長を書き込む。

【００５２】最後に、ネットワーク制御回路３１０は、
光ファイバリング２０６から受信した上述の送信フレー
ム中の応答領域に受信成功通知を書き込んだ後、その送
信フレームを再び光ファイバリング２０６に送出する。

【００５３】例えば、図４の例では、#***のメッセージ
通信装置２０３のネットワーク制御回路３１０は、#000
のノード２０２からの送信フレームに格納されている仮
想ページアドレス***2の制御メモリ３０８上のページ状
態が受信バッファ割付状態VPであると判別することによ
り、その送信フレームに格納されているメッセージデー
タを、制御メモリ３０８の仮想ページアドレス***2に設
定されている実ページアドレスu を有する実メモリ３０
７内のネットワーク用受信バッファに取り込んだ後、制
御メモリ３０８の仮想ページアドレス***2のページ状態
を受信バッファ割付状態VPから受信完了状態RDに変更す
る。

【００５４】上述の受信結果通知は、ＣＰＵ３１３によ
り、ＣＰＵバス３０２を介して受信される。即ち、ＣＰ
Ｕ３１３のネットワーク用受信制御機能は、ＣＰＵバス
３０２を介してＩ／Ｏコントローラ３１５内の受信用Ｆ
ＩＦＯから上述の受信結果通知を受け取ると、結果コー
ドが受信成功であるならば、受信結果通知の一部である
仮想ページアドレスをＣＰＵバス３０２を介して制御メ
モリ３０８に指定し、そのページ状態と実ページアドレ
スを読み出す。

【００５５】上述のページ状態が受信完了状態RDである
ならば、ＣＰＵ３１３のネットワーク用受信制御機能
は、まず、ＣＰＵバス３０２及びバーチャルメモリコン
トローラ３０９を介して実メモリ３０７を制御して、上
述の実ページアドレスで指定される実ページをネットワ
ーク用受信バッファから切り離しプロセッサ用送信待ち
バッファキューに接続する。

【００５６】その後、ＣＰＵ３１３のネットワーク用受
信制御機能は、ＣＰＵバス３０２及びバーチャルメモリ
コントローラ３０９を介して実メモリ３０７を制御し
て、任意の空きページをネットワーク用受信バッファに
接続し、更に、上述の受信結果通知の一部である仮想ペ
ージアドレスでＣＰＵバス３０２を介して制御メモリ３
０８をアクセスし、その仮想ページアドレスに、上述の
空きページの実ページアドレスと、ページ状態として受
信バッファ割付状態VPを、それぞれ書き込む。

【００５７】これ以後、実メモリ３０７内のプロセッサ
用送信待ちバッファキューに対する処理は、ＣＰＵ３１
３のネットワーク用受信制御機能から後述するプロセッ
サ用送信制御機能に引き渡される。

【００５８】一方、ネットワーク制御回路３１０は、送
信フレームに格納されている仮想ページアドレスに対応
するページ状態を制御メモリ３０８から読み出した結
果、そのページ状態が受信バッファ割付状態VPでも送信
状態SDでもないと判別した場合には、その送信フレーム
をそのまま光ファイバリング２０６に送出する。

【００５９】例えば、図４の例では、#%%%のメッセージ
通信装置２０３のネットワーク制御回路３１０は、#000
のノード２０２からの送信フレームに格納されている仮
想ページアドレス***2の制御メモリ３０８上のページ状
態が受信バッファ割付状態VPでも送信状態SDでもないと
判別することにより、その送信フレームをそのまま光フ
ァイバリング２０６に送出する。

【００６０】上述のようにして光ファイバリング２０６
上を順次転送された送信フレームは、最後に送信元のノ
ード２０２内のメッセージ通信装置２０３のネットワー
ク制御回路３１０に戻る。

【００６１】送信元のネットワーク制御回路３１０は、
送信フレームに格納されている仮想ページアドレスに対
応するページ状態を制御メモリ３０８から読み出した結
果、それが送信状態SDであると判別することによって、
その送信フレームが自ネットワーク制御回路３１０が送
出した送信フレームであることを判別する。

【００６２】この場合に、ネットワーク制御回路３１０
は、受信した送信フレームの応答領域に受信成功通知が
書き込まれていることを確認した後に、制御メモリアク
セスバス３０６を介して、送信フレームに格納されてい
る仮想ページアドレスに対応する制御メモリ３０８のペ
ージ状態を、送信状態SDから送信完了状態SCに変更す
る。

【００６３】そして、ネットワーク制御回路３１０は、
Ｉ／Ｏコントローラ３１５内の受信用ＦＩＦＯに、ネッ
トワーク命令／結果バス３０３を介し、送信の成否を示
す結果コードと共に、送信フレームから抽出した仮想ペ
ージアドレスを書き込む。

【００６４】上述の送信結果通知は、ＣＰＵ３１３によ
り、ＣＰＵバス３０２を介して受信される。即ち、ＣＰ
Ｕ３１３のネットワーク用送信制御機能は、ＣＰＵバス
３０２を介してＩ／Ｏコントローラ３１５内の受信用Ｆ
ＩＦＯから上述の送信結果通知を受け取ると、結果コー
ドが送信成功であるならば、送信結果通知の一部である
仮想ページアドレスをＣＰＵバス３０２を介して制御メ
モリ３０８に指定し、そのページ状態と実ページアドレ
スを読み出す。

【００６５】上述のページ状態が送信完了状態SCである
ならば、ＣＰＵ３１３のネットワーク用送信制御機能
は、まず、ＣＰＵバス３０２及びバーチャルメモリコン
トローラ３０９を介して実メモリ３０７を制御して、上
述の実ページアドレスで指定される実ページをネットワ
ーク用送信バッファから切り離し空きページとする。

【００６６】その後、ＣＰＵ３１３のネットワーク用送
信制御機能は、上述の送信結果通知の一部である仮想ペ
ージアドレスでＣＰＵバス３０２を介して制御メモリ３
０８をアクセスし、その仮想ページアドレスのページ状
態として、バッファ未割付状態NAを書き込む。

【００６７】以上のように、ネットワーク２０１（図２
参照）上において、１つの仮想記憶空間が定義され、こ
の空間を構成する固定長のデータ長を有する仮想ページ
が各メッセージ通信装置２０３に割り当てられる。そし
て、メッセージ通信装置２０３間のメッセージデータの
通信は、この仮想ページを使用して行われる。この結
果、通常のパケット通信で行われているブロック化制
御、順序制御が不要となる。

【００６８】また、光ファイバリング２０６上の各ノー
ド２０２内のメッセージ通信装置２０３のネットワーク
制御回路３１０は、送信フレームを受信すると、その送
信フレームに格納されている仮想ページアドレスで制御
メモリ３０８上のページ状態をアクセスすることによっ
て、受信した送信フレームを高速に処理することができ
る。

【００６９】加えて、光ファイバリング２０６上を転送
される送信フレームには応答領域が設けられ、受信側の
ノード２０２内のメッセージ通信装置２０３のネットワ
ーク制御回路３１０は、送信フレームの受信結果を送信
フレームの応答領域に書き込み、それを再び光ファイバ
リング２０６に送出する。従って、この送信フレームが
光ファイバリング２０６上を転送され送信元に戻ってく
るまでに、メッセージデータの送信処理が完了すること
になり、受信側から送信元への応答を別のフレームを用
いて通知する必要がない。この結果、通信プロトコルを
簡略なものにすることができ、高速な応答処理が可能と
なる。

【００７０】更に、メッセージ通信装置２０３間のメッ
セージデータの通信は、メッセージ通信装置２０３内の
ネットワーク制御回路３１０が制御メモリ３０８をアク
セスしながら実メモリ３０７を使用して行い、プロセッ
サ２０４とメッセージ通信装置２０３間のメッセージデ
ータの通信は、後述するように、メッセージ通信装置２
０３内のプロセッサバスインタフェース３１２が、上述
のネットワーク制御回路３１０の動作とは独立して、実
メモリ３０７を使用して行う。更に、実メモリ３０７上
の実ページアドレスに格納されたメッセージデータと仮
想記憶空間上の仮想ページアドレスとの対応付けは、後
述するように、ＣＰＵ３１３がメッセージデータに付加
されたヘッダ内の宛て先アドレスに基づいて行う。従っ
て、プロセッサ２０４とメッセージ通信装置２０３間、
メッセージ通信装置２０３とメッセージ通信装置２０３
間の処理を効率良く高速に実行することが可能となる。送信元におけるプロセッサ２０４からメッセージ通信装
置２０３へのメッセージデータの転送動作 次に、送信元のノード２０２（図４の例では#000のノー
ド２０２）内の１つのプロセッサ２０４からそのノード
内のメッセージ通信装置２０３の実メモリ３０７に、メ
ッセージデータが転送される場合の動作について説明す
る。

【００７１】まず、ＣＰＵ３１３のプロセッサ用受信制
御機能は、ＣＰＵバス３０２及びバーチャルメモリコン
トローラ３０９を介して実メモリ３０７をアクセスする
ことにより、実メモリ３０７において、プロセッサ用受
信バッファキューに空きバッファキューに接続されてい
る空きバッファを接続する。なお、プロセッサ用受信制
御機能は、ＣＰＵ３１３がプログラムＲＡＭ３１７に記
憶された制御プログラムを実行することにより実現され
る機能である。

【００７２】そして、ＣＰＵ３１３のプロセッサ用受信
制御機能は、ＣＰＵバス３０２、バス結合部３１１、及
び外部バス３０１を介して、例えば#0のプロセッサバス
インタフェース３１２を起動すると共に、そのインタフ
ェース３１２に対して上述のプロセッサ用受信バッファ
キューの先頭アドレスを通知する。

【００７３】プロセッサバスインタフェース３１２は、
プロセッサ２０４からプロセッサバス２０５を介して転
送されてきたメッセージデータを受信し、上記先頭アド
レスを受信開始アドレスとしてバッファアドレスを順次
更新しながら、上述の受信されたメッセージデータを、
外部バス３０１及びバーチャルメモリコントローラ３０
９を介して、実メモリ３０７内のプロセッサ用受信バッ
ファキューに接続された空きバッファに、順次転送す
る。

【００７４】プロセッサバスインタフェース３１２は、
プロセッサ用受信バッファキューに接続される空きバッ
ファがなくなると、自動的に停止し、その旨を外部バス
３０１、バス結合部３１１、及びＣＰＵバス３０２を介
してＣＰＵ３１３に通知する。

【００７５】ＣＰＵ３１３のプロセッサ用受信制御機能
は、まず、ＣＰＵバス３０２及びバーチャルメモリコン
トローラ３０９を介して実メモリ３０７を制御して、上
述の受信済のバッファをプロセッサ用受信バッファキュ
ーから切り離しネットワーク用送信バッファに接続す
る。これ以後、実メモリ３０７内のネットワーク用送信
バッファに対する処理は、ＣＰＵ３１３のプロセッサ用
受信制御機能から前述したネットワーク用送信制御機能
に引き渡され、前述したメッセージ通信装置２０３間の
通信方式に従って、送信元のノード２０２のメッセージ
通信装置２０３（図４の例では#000のメッセージ通信装
置２０３）内の実メモリ３０７から、宛て先のプロセッ
サ２０４が収容されるノード２０２のメッセージ通信装
置２０３（図４の例では#***のメッセージ通信装置２０
３）内の実メモリ３０７への、メッセージデータの転送
動作が実行される。受信側におけるメッセージ通信装置２０３からプロセッ
サ２０４へのメッセージデータの転送動作 次に、受信側のノード２０２（図４の例では#***のノー
ド２０２）内のメッセージ通信装置２０３の実メモリ３
０７からそのノード２０２内の１つのプロセッサ２０４
に、メッセージデータが転送される場合の動作について
説明する。

【００７６】ネットワーク制御回路３１０が送信フレー
ムの受信に成功すると、前述したように、ＣＰＵ３１３
のネットワーク用受信制御機能が、受信されたメッセー
ジデータを実メモリ３０７内のプロセッサ用送信待ちバ
ッファキューに接続する。

【００７７】これに対して、ＣＰＵ３１３のプロセッサ
用送信制御機能は、ＣＰＵバス３０２、バス結合部３１
１、及び外部バス３０１を介して、例えば#0のプロセッ
サバスインタフェース３１２を起動すると共に、そのイ
ンタフェース３１２に対して上述のプロセッサ用送信待
ちバッファキューの先頭アドレスを通知する。

【００７８】プロセッサバスインタフェース３１２は、
上記先頭アドレスを送信開始アドレスとしてバッファア
ドレスを順次更新しながら、外部バス３０１及びバーチ
ャルメモリコントローラ３０９を介して、実メモリ３０
７内のプロセッサ用送信待ちバッファキューに接続され
たバッファに格納されているメッセージデータを順次読
み出して、そのメッセージデータのヘッダ内の宛て先ア
ドレス部を解析しながら、そのメッセージデータをプロ
セッサバス２０５を介して宛て先のプロセッサ２０４に
転送する。 ＜Ｉ／Ｏコントローラのパリティエラーを検出し記録す
る部分の説明＞次に、図３のＩ／Ｏコントローラ３１５
の構成のうち、それに接続されるバスにおけるパリティ
エラーを検出し記録する部分の構成について、図５を用
いて説明する。

【００７９】図５では、一例として、Ｉ／Ｏコントロー
ラ３１５に接続されるバスＣＰＵバス３０２を構成する
ＣＰＵデータバス５０１、ＣＰＵアドレスバス５０２、
及びＣＰＵ制御バス５０３におけるパリティエラーを検
出し記録する部分の構成について示されている。まず、
ＣＰＵデータバス５０１は、双方向バッファ５０４によ
ってＩ／Ｏコントローラ３１５内の入力データバス５０
９及び出力データバス５１０と接続される。ＣＰＵデー
タバス５０１、入力データバス５０９、及び出力データ
バス５１０は、それぞれ３２ビットのデータ幅を有し、
８ビットあたり１ビットのパリティビット、即ち、３２
ビットあたり４ビットのパリティビットが付加される。

【００８０】ＣＰＵアドレスバス５０２は、片方向バッ
ファ５０５によって内部のバスと接続され、３２ビット
のアドレス幅を有し、データバスの場合と同様、８ビッ
トあたり１ビットのパリティビット、即ち、３２ビット
あたり４ビットのパリティビットが付加される。

【００８１】ＣＰＵ制御バス５０３は、片方向バッファ
５０６によって内部のバスと接続され、３２ビットのア
ドレス幅を有し、データバスの場合と同様、８ビットあ
たり１ビットのパリティビット、即ち、３２ビットあた
り４ビットのパリティビットが付加される。

【００８２】ＣＰＵデータバス５０１に接続されるＩ／
Ｏコントローラ３１５内の入力データバス５０９及び出
力データバス５１０には、それぞれ上述の４ビットのパ
リティを検査する#0及び#1のパリティ検査モジュール５
０７が接続される。また、ＣＰＵアドレスバス５０２及
びＣＰＵ制御バス５０３に接続されるＩ／Ｏコントロー
ラ３１５内の各バスには、それぞれ上述の４ビットのパ
リティを検査する#2及び#3のパリティ検査モジュール５
０７が接続される。

【００８３】#0〜#3の各パリティ検査モジュール５０７
の４ビットのパリティ検査出力は、パリティエラー記録
回路５０８に入力される。Ｉ／Ｏコントローラ３１５内
の各バス及びパリティエラー記録回路５０８は、クロッ
クＣＬＫに同期して動作し、パリティエラー記録回路５
０８の記録内容（後述する）はリセット信号によってリ
セットされる。

【００８４】パリティエラー記録回路５０８の記録内容
は、出力データバス５１０から双方向バッファ５０４及
びＣＰＵデータバス５０１を介して、図３のＣＰＵ３１
３に通知される。

【００８５】図６は、図５の#0〜#3のパリティ検査モジ
ュール５０７のそれぞれの共通の構成図である。#0〜#3
のパリティ検査回路６０２は、それぞれ３２ビットのデ
ータのうちの８ビットのデータとそれに対応する１ビッ
トのパリティビットを入力してパリティ検査を行い、そ
の検査結果を１ビットの信号として出力する回路であ
り、周知の回路によって構成される。パリティ検査回路
６０２は、検査結果が正しければ検査出力として“０”
を出力し、誤っていれば“１”を出力する。

【００８６】図７は、図５のパリティエラー記録回路５
０８の構成図である。図５の#0〜#3のパリティ検査モジ
ュール５０７のそれぞれの４ビットのパリティ検査出力
毎に、４ビットのＤフリップフロップ（Ｄ−ＦＦ）７０
１とオアゲート（ＯＲ）７０２とオアゲート（ＯＲ）７
０３とからなる#0〜#3の回路構成部分が構成される。

【００８７】ＯＲ７０３は、Ｄ−ＦＦ７０１の４ビット
の出力の論理和を演算し、１ビットの演算結果を出力す
る。ＯＲ７０２は、ＯＲ７０３の出力とクロックＣＬＫ
の論理和を演算し、１ビットの演算結果をＤ−ＦＦ７０
１のクロック入力端子（ＣＬＫ）に入力する。

【００８８】Ｄ−ＦＦ７０１は、クロック入力端子（Ｃ
ＬＫ）に入力するパルスに基づいてパリティ検査モジュ
ール５０７の４ビットのパリティ検査出力を取り込み、
また、リセット入力端子（ＲＳＴ）に入力するリセット
信号５１１によってリセットされる。

【００８９】以上、図５〜図７の構成の動作を、図８の
タイミングチャートに沿って説明する。まず、システム
の稼働開始時に、特には図示しない回路からアサートさ
れるリセット信号５１１により、パリティエラー記録回
路５０８内の各Ｄ−ＦＦ７０１の記録内容は、“０”に
リセットされる。

【００９０】その状態では、各Ｄ−ＦＦ７０１の４ビッ
トの出力は全て“０”であるため、図８(a) に示される
クロックＣＬＫは、ＯＲ７０２を介して図８(d) に示さ
れるように、そのままＤ−ＦＦ７０１のクロック端子
（ＣＬＫ）に入力される。Ｄ−ＦＦ７０１は、クロック
ＣＬＫの立ち上がりに同期して、パリティ検査モジュー
ル５０７の４ビットのパリティ検査出力を記録する。

【００９１】今、#0〜#3のパリティ検査モジュール５０
７内の#0〜#3のパリティ検査回路６０２の何れか少なく
とも１つにおいてパリティエラーが検出され、その出力
ビットが図８(b) に示されるように“１”になると、そ
の出力ビットが含まれるパリティ検査出力が入力される
Ｄ−ＦＦ７０１の出力に接続されるＯＲ７０３の出力
が、図８(c) に示されるように“１”になる。

【００９２】この結果、そのＯＲ７０３の出力が入力さ
れるＯＲ７０２の出力が、図８(d)に示されるように
“１”となる。これにより、そのＯＲ７０２の出力が入
力されるＤ−ＦＦ７０１の４ビットの記録内容が固定さ
れる。

【００９３】以上のパリティエラーの検出、記録動作の
後、図３のＣＰＵ３１３は、図５の出力データバス５１
０から双方向バッファ５０４及びＣＰＵデータバス５０
１を介して、即ち、図３のＣＰＵバス３０２を介して、
パリティエラー記録回路５０８内のＤ−ＦＦ７０１の固
定された記録内容を読み出すことができる。これによ
り、ＣＰＵデータバス５０１（入力データバス５０９、
出力データバス５１０）、ＣＰＵアドレスバス５０２、
又はＣＰＵ制御バス５０３のどのバスのどのバイトで誤
りが発生したかを知ることができる。

【００９４】以上説明したパリティエラーを検出し記録
する構成の実施例では、図３のＩ／Ｏコントローラ３１
５を例にとって、それに直接接続される外部バスにパリ
ティエラーを検出し記録する回路が接続されているが、
本発明はこれに限られるものではなく、一般的なＩＣの
内部に構成される各種バスにパリティエラーを検出し記
録する回路を接続するように構成することも可能であ
る。

【００９５】

【発明の効果】本発明によれば、パリティエラー発生時
にどのバスのどのデータ位置でエラーが発生したかを知
ることが可能となる。

【００９６】また、記録内容固定手段が、パリティエラ
ー記録手段の記録内容が変化した時点でその記録内容を
固定することにより、パリティエラーが最初に生じた時
点の記録を保持することが可能となる。

【図面の簡単な説明】

【図１】本発明のブロック図である。

【図２】本発明の実施例が適用されるネットワークの構
成図である。

【図３】本発明の実施例におけるメッセージ通信装置の
構成図である。

【図４】メッセージ通信の説明図である。

【図５】Ｉ／Ｏコントローラのパリティエラーを検出し
記録する部分の構成図である。

【図６】パリティ検査モジュールの構成図である。

【図７】パリティエラー記録回路の構成図である。

【図８】パリティエラーを検出し記録する動作のタイミ
ングチャートである。

【符号の説明】

１０１ 集積回路 １０２ バス １０３ パリティ検査手段 １０４ パリティエラー記録手段 １０５ 記録内容固定手段

Claims (2)

【特許請求の範囲】
1. 【請求項１】 集積回路（１０１）の内部のバス（１０
   ２）に所定の単位で付加されたパリティビットに基づい
   て前記所定の単位でパリティ検査を行う複数のパリティ
   検査手段（１０３）と、 該複数のパリティ検査手段（１０３）の各パリティ検査
   結果を記録し、それぞれを外部に出力するパリティエラ
   ー記録手段（１０４）と、 を有することを特徴とするパリティエラー記録装置。
2. 【請求項２】 集積回路（１０１）の内部のバス（１０
   ２）に所定の単位で付加されたパリティビットに基づい
   て前記所定の単位でパリティ検査を行う複数のパリティ
   検査手段（１０３）と、 該複数のパリティ検査手段（１０３）の各パリティ検査
   結果を記録し、それぞれを外部に出力するパリティエラ
   ー記録手段（１０４）と、 パリティエラー記録手段（１０４）の記録内容が変化し
   た時点でその記録内容を固定する記録内容固定手段（１
   ０５）と、 を有することを特徴とするパリティエラー記録装置。