JPH0675796A - パリティエラー記録装置 - Google Patents
パリティエラー記録装置Info
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- JPH0675796A JPH0675796A JP4226222A JP22622292A JPH0675796A JP H0675796 A JPH0675796 A JP H0675796A JP 4226222 A JP4226222 A JP 4226222A JP 22622292 A JP22622292 A JP 22622292A JP H0675796 A JPH0675796 A JP H0675796A
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- JP
- Japan
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- bus
- cpu
- parity
- network
- data
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- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】
【目的】 バスに付加されたパリティビットによってデ
ータエラーを検出するシステムにおけるパリティエラー
記録装置に関し、パリティエラーが生じた位置に関する
情報の取得を可能にすることを目的とする。 【構成】 パリティ検査手段103は、バス102に例
えばバイト単位で付加されたパリティビットに基づいて
バイト単位でパリティ検査を行い、その検査結果は随時
パリティエラー記録手段104に記録され、それぞれ外
部に出力される。記録内容固定手段105は、パリティ
エラー記録手段104の記録内容が変化した時点でその
記録内容を固定する。
ータエラーを検出するシステムにおけるパリティエラー
記録装置に関し、パリティエラーが生じた位置に関する
情報の取得を可能にすることを目的とする。 【構成】 パリティ検査手段103は、バス102に例
えばバイト単位で付加されたパリティビットに基づいて
バイト単位でパリティ検査を行い、その検査結果は随時
パリティエラー記録手段104に記録され、それぞれ外
部に出力される。記録内容固定手段105は、パリティ
エラー記録手段104の記録内容が変化した時点でその
記録内容を固定する。
Description
【0001】
【産業上の利用分野】本発明は、バスに付加されたパリ
ティビットによってデータエラーを検出するシステムに
おけるパリティエラー記録装置に関する。
ティビットによってデータエラーを検出するシステムに
おけるパリティエラー記録装置に関する。
【0002】
【従来の技術】近年のコンピュータシステムなどの普及
に伴い、システムの誤動作による被害を最小限にするた
め、システム内のバスにパリティビットを付加してデー
タのパリティエラーを検出する方式が一般的に用いられ
てきている。
に伴い、システムの誤動作による被害を最小限にするた
め、システム内のバスにパリティビットを付加してデー
タのパリティエラーを検出する方式が一般的に用いられ
てきている。
【0003】パリティエラーが発生した場合、誤りを生
じた回路を限定し特定できると、回路の改良やプログラ
ムのデバッグ等において有用な情報を得ることができ
る。従来は、パリティエラーが検出されると、それを検
出したデバイスが割り込みなどによってCPUにパリテ
ィエラーを通知していた。
じた回路を限定し特定できると、回路の改良やプログラ
ムのデバッグ等において有用な情報を得ることができ
る。従来は、パリティエラーが検出されると、それを検
出したデバイスが割り込みなどによってCPUにパリテ
ィエラーを通知していた。
【0004】
【発明が解決しようとする課題】しかし、上述の従来例
では、パリティエラーが生じたことは検出できるが、バ
スのどのバイトでエラーが生じたかとか、IC内のパリ
ティエラーを生じた場所に関する情報などを得ることは
できなかった。
では、パリティエラーが生じたことは検出できるが、バ
スのどのバイトでエラーが生じたかとか、IC内のパリ
ティエラーを生じた場所に関する情報などを得ることは
できなかった。
【0005】そのため、データエラーの原因を追及する
のに手間がかかってしまうという問題点を有していた。
本発明は、パリティエラーが生じた位置に関する情報の
取得を可能にすることを目的とする。
のに手間がかかってしまうという問題点を有していた。
本発明は、パリティエラーが生じた位置に関する情報の
取得を可能にすることを目的とする。
【0006】
【課題を解決するための手段】図1は、本発明のブロッ
ク図である。まず、本発明は、集積回路101の内部の
バス102に所定の単位で付加されたパリティビットに
基づいて前記所定の単位でパリティ検査を行う複数のパ
リティ検査手段103を有する。
ク図である。まず、本発明は、集積回路101の内部の
バス102に所定の単位で付加されたパリティビットに
基づいて前記所定の単位でパリティ検査を行う複数のパ
リティ検査手段103を有する。
【0007】次に、複数のパリティ検査手段103の各
パリティ検査結果を記録し、それぞれを外部に出力する
フリップフロップなどにより構成されるパリティエラー
記録手段104を有する。
パリティ検査結果を記録し、それぞれを外部に出力する
フリップフロップなどにより構成されるパリティエラー
記録手段104を有する。
【0008】上述の本発明の構成に加えて、パリティエ
ラー記録手段104の記録内容が変化した時点でその記
録内容を固定する記録内容固定手段105を更に有する
ように構成することができる。この手段は、例えばパリ
ティエラー記録手段104であるフリップフロップの出
力が変化した以後、そのフリップフロップへの入力クロ
ックの論理を固定する回路である。
ラー記録手段104の記録内容が変化した時点でその記
録内容を固定する記録内容固定手段105を更に有する
ように構成することができる。この手段は、例えばパリ
ティエラー記録手段104であるフリップフロップの出
力が変化した以後、そのフリップフロップへの入力クロ
ックの論理を固定する回路である。
【0009】
【作用】パリティ検査手段103は、バス102に例え
ばバイト単位で付加されたパリティビットに基づいてバ
イト単位でパリティ検査を行い、その検査結果は随時パ
リティエラー記録手段104に記録される。従って、パ
リティエラー発生時にバス102のどのデータ位置でエ
ラーが発生したかを知ることができる。
ばバイト単位で付加されたパリティビットに基づいてバ
イト単位でパリティ検査を行い、その検査結果は随時パ
リティエラー記録手段104に記録される。従って、パ
リティエラー発生時にバス102のどのデータ位置でエ
ラーが発生したかを知ることができる。
【0010】また、上述の一連の構成を集積回路101
内の複数のバス102毎に設ければ、どのバスでパリテ
ィエラーが発生したかを知ることができる。更に、記録
内容固定手段105が、パリティエラー記録手段104
の記録内容が変化した時点でその記録内容を固定するこ
とにより、パリティエラーが最初に生じた時点の記録を
保持することができる。
内の複数のバス102毎に設ければ、どのバスでパリテ
ィエラーが発生したかを知ることができる。更に、記録
内容固定手段105が、パリティエラー記録手段104
の記録内容が変化した時点でその記録内容を固定するこ
とにより、パリティエラーが最初に生じた時点の記録を
保持することができる。
【0011】
【実施例】以下、図面を参照しながら本発明の実施例に
つき詳細に説明する。以下の実施例において、後述する
図3のメッセージ通信装置103内のI/Oコントロー
ラ315に接続されるバスにおけるパリティエラーを記
録する回路構成が本発明に最も関連する。 <本発明の実施例の全体構成>図2は、本発明の実施例
が適用されるネットワークの構成図である。
つき詳細に説明する。以下の実施例において、後述する
図3のメッセージ通信装置103内のI/Oコントロー
ラ315に接続されるバスにおけるパリティエラーを記
録する回路構成が本発明に最も関連する。 <本発明の実施例の全体構成>図2は、本発明の実施例
が適用されるネットワークの構成図である。
【0012】光ファイバリング206を中心に構成され
るネットワーク201には、複数のノード202(図2
では、#000、#***、#%%%、などの番号で示されている)
が接続される。
るネットワーク201には、複数のノード202(図2
では、#000、#***、#%%%、などの番号で示されている)
が接続される。
【0013】ノード202において、プロセッサバス2
05には複数のプロセッサ204が接続され、プロセッ
サバス205はメッセージ通信装置203に収容され
る。メッセージ通信装置203は、プロセッサバス20
5を介してプロセッサ204が送信又は受信するメッセ
ージデータを処理し、また、光ファイバリング206に
対し入力又は出力されるメッセージデータが格納された
フレームを処理する。
05には複数のプロセッサ204が接続され、プロセッ
サバス205はメッセージ通信装置203に収容され
る。メッセージ通信装置203は、プロセッサバス20
5を介してプロセッサ204が送信又は受信するメッセ
ージデータを処理し、また、光ファイバリング206に
対し入力又は出力されるメッセージデータが格納された
フレームを処理する。
【0014】次に、図3は、本発明の実施例における図
2のノード202内のメッセージ通信装置203の構成
図である。実メモリ307は、メッセージデータを一時
保持する通信バッファとして機能する。
2のノード202内のメッセージ通信装置203の構成
図である。実メモリ307は、メッセージデータを一時
保持する通信バッファとして機能する。
【0015】制御メモリ308は、メッセージの通信に
使用される仮想記憶空間上の各仮想ページアドレス毎
に、その仮想ページアドレスが実メモリ307内の実ペ
ージアドレスに割り付けられている場合にはその実ペー
ジアドレスと、その仮想ページアドレスのページ状態
(通信状態)を示すデータを記憶する。
使用される仮想記憶空間上の各仮想ページアドレス毎
に、その仮想ページアドレスが実メモリ307内の実ペ
ージアドレスに割り付けられている場合にはその実ペー
ジアドレスと、その仮想ページアドレスのページ状態
(通信状態)を示すデータを記憶する。
【0016】プロセッサバスインタフェース312は、
図2のプロセッサバス205を収容すると共に外部バス
301に接続され、図2のプロセッサ204からプロセ
ッサバス205を介して入力されるメッセージデータ等
を、外部バス301及びバーチャルメモリコントローラ
309を介して実メモリ307に出力し、逆に、実メモ
リ307からバーチャルメモリコントローラ309及び
外部バス301を介して入力されるメッセージデータ等
を、プロセッサバス205を介してプロセッサ204に
出力する。
図2のプロセッサバス205を収容すると共に外部バス
301に接続され、図2のプロセッサ204からプロセ
ッサバス205を介して入力されるメッセージデータ等
を、外部バス301及びバーチャルメモリコントローラ
309を介して実メモリ307に出力し、逆に、実メモ
リ307からバーチャルメモリコントローラ309及び
外部バス301を介して入力されるメッセージデータ等
を、プロセッサバス205を介してプロセッサ204に
出力する。
【0017】また、プロセッサバスインタフェース31
2は、外部バス301、バス結合部311及びCPUバ
ス302を介して、CPU313との間で、通信制御デ
ータの授受を行う。
2は、外部バス301、バス結合部311及びCPUバ
ス302を介して、CPU313との間で、通信制御デ
ータの授受を行う。
【0018】図2には明示してないが、図3では、プロ
セッサバス205は、1ノードあたり2本設けられてい
る。従って、プロセッサバスインタフェース312も、
各プロセッサバス205に対応して、#0と#1の2つが設
けられている。そして、#0のプロセッサバスインタフェ
ース312は、制御線319を用いて、#0と#1の各プロ
セッサバスインタフェース312が外部バス301をア
クセスする場合の競合制御を行う。更に、#0のプロセッ
サバスインタフェース312は、制御線321、322
を介して、後述するCPUバスアービタ314及びI/
Oコントローラ315との間でバスの使用に関する制御
データを授受しながら、外部バス301の競合制御を行
って、必要なときには制御線320を介してバス結合部
311の開閉制御を行う。
セッサバス205は、1ノードあたり2本設けられてい
る。従って、プロセッサバスインタフェース312も、
各プロセッサバス205に対応して、#0と#1の2つが設
けられている。そして、#0のプロセッサバスインタフェ
ース312は、制御線319を用いて、#0と#1の各プロ
セッサバスインタフェース312が外部バス301をア
クセスする場合の競合制御を行う。更に、#0のプロセッ
サバスインタフェース312は、制御線321、322
を介して、後述するCPUバスアービタ314及びI/
Oコントローラ315との間でバスの使用に関する制御
データを授受しながら、外部バス301の競合制御を行
って、必要なときには制御線320を介してバス結合部
311の開閉制御を行う。
【0019】ネットワーク制御回路310は、フレーム
の送信時には、CPU313からCPUバス302、I
/Oコントローラ315、及びネットワーク命令/結果
バス303を介して入力される送信命令に基づいて、制
御メモリアクセスバス306を介して制御メモリ308
をアクセスしながら、実メモリ307からバーチャルメ
モリコントローラ309及びネットワークデータ送信バ
ス305を介して送信されるべきメッセージデータを読
み出し、それを含む送信フレームを構築し、それを光フ
ァイバリング206に送出し、その送信結果を、ネット
ワーク命令/結果バス303、I/Oコントローラ31
5、及びCPUバス302を介してCPU313に通知
する。
の送信時には、CPU313からCPUバス302、I
/Oコントローラ315、及びネットワーク命令/結果
バス303を介して入力される送信命令に基づいて、制
御メモリアクセスバス306を介して制御メモリ308
をアクセスしながら、実メモリ307からバーチャルメ
モリコントローラ309及びネットワークデータ送信バ
ス305を介して送信されるべきメッセージデータを読
み出し、それを含む送信フレームを構築し、それを光フ
ァイバリング206に送出し、その送信結果を、ネット
ワーク命令/結果バス303、I/Oコントローラ31
5、及びCPUバス302を介してCPU313に通知
する。
【0020】また、ネットワーク制御回路310は、光
ファイバリング206からのフレームの受信時には、制
御メモリアクセスバス306を介して制御メモリ308
をアクセスしながら、その受信フレームを他のノード2
02へ中継する。又は、その受信フレーム内のメッセー
ジデータを取り出し、ネットワークデータ受信バス30
4からバーチャルメモリコントローラ309を介して実
メモリ307に格納し、その受信結果を、ネットワーク
命令/結果バス303、I/Oコントローラ315、及
びCPUバス302を介してCPU313に通知する。
ファイバリング206からのフレームの受信時には、制
御メモリアクセスバス306を介して制御メモリ308
をアクセスしながら、その受信フレームを他のノード2
02へ中継する。又は、その受信フレーム内のメッセー
ジデータを取り出し、ネットワークデータ受信バス30
4からバーチャルメモリコントローラ309を介して実
メモリ307に格納し、その受信結果を、ネットワーク
命令/結果バス303、I/Oコントローラ315、及
びCPUバス302を介してCPU313に通知する。
【0021】CPU313は、CPUバス302に接続
され、動作開始時に、CPUバス302に接続されるE
PROM316からCPUバス302に接続されるプロ
グラムRAM317に書き込まれる制御プログラムに従
って動作する。
され、動作開始時に、CPUバス302に接続されるE
PROM316からCPUバス302に接続されるプロ
グラムRAM317に書き込まれる制御プログラムに従
って動作する。
【0022】このCPU313は、CPUバス302、
バス結合部311、及び外部バス301を介して、プロ
セッサバスインタフェース312との間で、通信制御デ
ータの授受を行う。
バス結合部311、及び外部バス301を介して、プロ
セッサバスインタフェース312との間で、通信制御デ
ータの授受を行う。
【0023】また、CPU313は、フレームの送信時
には、CPUバス302、I/Oコントローラ315、
及びネットワーク命令/結果バス303を介して、送信
命令をネットワーク制御回路310へ出力し、その後、
ネットワーク制御回路310から、ネットワーク命令/
結果バス303、I/Oコントローラ315、及びCP
Uバス302を介して、送信結果通知を受け取る。逆
に、CPU313は、フレームの受信時には、ネットワ
ーク制御回路310から、ネットワーク命令/結果バス
303、I/Oコントローラ315、及びCPUバス3
02を介して、受信結果通知を受け取る。
には、CPUバス302、I/Oコントローラ315、
及びネットワーク命令/結果バス303を介して、送信
命令をネットワーク制御回路310へ出力し、その後、
ネットワーク制御回路310から、ネットワーク命令/
結果バス303、I/Oコントローラ315、及びCP
Uバス302を介して、送信結果通知を受け取る。逆
に、CPU313は、フレームの受信時には、ネットワ
ーク制御回路310から、ネットワーク命令/結果バス
303、I/Oコントローラ315、及びCPUバス3
02を介して、受信結果通知を受け取る。
【0024】更に、CPU313は、CPUバス302
を介して制御メモリ308内の各仮想ページアドレスの
ページ状態データ(通信状態を示すデータ)をアクセス
すると共に、CPUバス302及びバーチャルメモリコ
ントローラ309を介して制御メモリ308内の各仮想
ページアドレスの実ページアドレスデータ及び実メモリ
307をアクセスする。
を介して制御メモリ308内の各仮想ページアドレスの
ページ状態データ(通信状態を示すデータ)をアクセス
すると共に、CPUバス302及びバーチャルメモリコ
ントローラ309を介して制御メモリ308内の各仮想
ページアドレスの実ページアドレスデータ及び実メモリ
307をアクセスする。
【0025】I/Oコントローラ315は、CPUバス
302に接続され、外部の周辺装置が接続される周辺装
置バス318を収容する。また、I/Oコントローラ3
15は、前述したように、CPUバス302及びネット
ワーク命令/結果バス303を介して、CPU313と
ネットワーク制御回路310との間で授受される送信命
令、送信結果通知又は受信結果通知を中継する。この場
合、I/Oコントローラ315に接続されるバス(例え
ばCPUバス302)におけるパリティエラーを記録す
る回路構成(後述する図5〜図7)が本発明に最も関連
する。
302に接続され、外部の周辺装置が接続される周辺装
置バス318を収容する。また、I/Oコントローラ3
15は、前述したように、CPUバス302及びネット
ワーク命令/結果バス303を介して、CPU313と
ネットワーク制御回路310との間で授受される送信命
令、送信結果通知又は受信結果通知を中継する。この場
合、I/Oコントローラ315に接続されるバス(例え
ばCPUバス302)におけるパリティエラーを記録す
る回路構成(後述する図5〜図7)が本発明に最も関連
する。
【0026】更に、I/Oコントローラ315は、CP
U313が外部バス301をアクセスするアドレスをC
PUバス302に対して指定した場合に、制御線322
を介して#0のプロセッサバスインタフェース312に、
外部バスアクセス要求を出力する。
U313が外部バス301をアクセスするアドレスをC
PUバス302に対して指定した場合に、制御線322
を介して#0のプロセッサバスインタフェース312に、
外部バスアクセス要求を出力する。
【0027】CPUバスアービタ314は、プロセッサ
バスインタフェース312から制御線321を介してC
PUバスアクセス要求(バスグラント要求)を受け取っ
た場合に、CPU313に対して制御線323を介して
バス使用要求(バスグラント要求)を出力し、CPU3
13から制御線323を介してバス使用許可(バスグラ
ントアクノリッジ)を受け取り、それに基づいてCPU
バスアクセス許可(バスグラントアクノリッジ)を制御
線321を介して#0のプロセッサバスインタフェース3
12に返す。
バスインタフェース312から制御線321を介してC
PUバスアクセス要求(バスグラント要求)を受け取っ
た場合に、CPU313に対して制御線323を介して
バス使用要求(バスグラント要求)を出力し、CPU3
13から制御線323を介してバス使用許可(バスグラ
ントアクノリッジ)を受け取り、それに基づいてCPU
バスアクセス許可(バスグラントアクノリッジ)を制御
線321を介して#0のプロセッサバスインタフェース3
12に返す。
【0028】バーチャルメモリコントローラ309は、
プロセッサバスインタフェース312と実メモリ307
との間で外部バス301を介して授受されるデータ、C
PU313と実メモリ307又は制御メモリ308との
間でCPUバス302を介して授受されるデータ、ネッ
トワーク制御回路310と実メモリ307との間でネッ
トワークデータ受信バス304又はネットワークデータ
送信バス305を介して授受されるデータのスイッチン
グ制御及び競合制御を行う。
プロセッサバスインタフェース312と実メモリ307
との間で外部バス301を介して授受されるデータ、C
PU313と実メモリ307又は制御メモリ308との
間でCPUバス302を介して授受されるデータ、ネッ
トワーク制御回路310と実メモリ307との間でネッ
トワークデータ受信バス304又はネットワークデータ
送信バス305を介して授受されるデータのスイッチン
グ制御及び競合制御を行う。
【0029】以上の構成を有する本発明の実施例の動作
について説明する。 <プロセッサ間通信の全体動作>今、図2及び図3にお
いて、例えば#000のノード202内の1つのプロセッサ
204から、#***のノード202内の他の1つのプロセ
ッサ204にメッセージデータを送信する場合の全体動
作について説明する。
について説明する。 <プロセッサ間通信の全体動作>今、図2及び図3にお
いて、例えば#000のノード202内の1つのプロセッサ
204から、#***のノード202内の他の1つのプロセ
ッサ204にメッセージデータを送信する場合の全体動
作について説明する。
【0030】この場合に、#000のノード202内の1つ
のプロセッサ204から送信されるメッセージデータ
は、プロセッサバス205を介してそのノード内のメッ
セージ通信装置203(以下、#000のメッセージ通信装
置203と呼ぶ)の実メモリ307に転送された後に、
#***のノード202内のメッセージ通信装置203(以
下、#***のメッセージ通信装置203と呼ぶ)の実メモ
リ307に送られ、その後、その実メモリ307からプ
ロセッサバス205を介して宛て先のプロセッサ204
に転送される。即ち、各メッセージ通信装置203の実
メモリ307は、通信バッファとして機能する。メッセージ通信装置203間の通信方式 ここで、メッセージ通信装置203間のメッセージデー
タの通信には、ネットワーク仮想記憶方式という特別な
方式が適用される。
のプロセッサ204から送信されるメッセージデータ
は、プロセッサバス205を介してそのノード内のメッ
セージ通信装置203(以下、#000のメッセージ通信装
置203と呼ぶ)の実メモリ307に転送された後に、
#***のノード202内のメッセージ通信装置203(以
下、#***のメッセージ通信装置203と呼ぶ)の実メモ
リ307に送られ、その後、その実メモリ307からプ
ロセッサバス205を介して宛て先のプロセッサ204
に転送される。即ち、各メッセージ通信装置203の実
メモリ307は、通信バッファとして機能する。メッセージ通信装置203間の通信方式 ここで、メッセージ通信装置203間のメッセージデー
タの通信には、ネットワーク仮想記憶方式という特別な
方式が適用される。
【0031】まず、図2のネットワーク201全体で、
仮想記憶空間が定義される。この仮想記憶空間は、複数
の仮想ページに分割され、メッセージデータの通信はこ
の仮想ページを介して行われる。例えば、仮想記憶空間
は、0000〜FFFFページ(16進数)までの仮想ページア
ドレスに分割される。1つの仮想ページは、メッセージ
データの1単位であるパケットを十分に収容可能な固定
長(例えば8キロバイト長)のデータ長を有する。な
お、以下特に言及しないときは、仮想ページアドレス及
び口述する実ページアドレスは、16進数で表現する。
仮想記憶空間が定義される。この仮想記憶空間は、複数
の仮想ページに分割され、メッセージデータの通信はこ
の仮想ページを介して行われる。例えば、仮想記憶空間
は、0000〜FFFFページ(16進数)までの仮想ページア
ドレスに分割される。1つの仮想ページは、メッセージ
データの1単位であるパケットを十分に収容可能な固定
長(例えば8キロバイト長)のデータ長を有する。な
お、以下特に言及しないときは、仮想ページアドレス及
び口述する実ページアドレスは、16進数で表現する。
【0032】次に、この仮想記憶空間の所定ページ数毎
例えば16ページ毎に、ネットワーク201に接続され
る各ノード202のメッセージ通信装置203が割り当
てられる。例えば、0000〜000Fページには#000番目のノ
ード202のメッセージ通信装置203が割り当てら
れ、0010〜001Fページには#001番目のノード202のメ
ッセージ通信装置203が割り当てられ、以下同様にし
て、***0〜***Fページ及び%%%0〜%%%Fページ(3桁の *
及び %はそれぞれ0〜 Fの16進数のうち任意の数)に
は、それぞれ#***番目及び#%%%番目の各ノード202の
メッセージ通信装置203が割り当てられる。
例えば16ページ毎に、ネットワーク201に接続され
る各ノード202のメッセージ通信装置203が割り当
てられる。例えば、0000〜000Fページには#000番目のノ
ード202のメッセージ通信装置203が割り当てら
れ、0010〜001Fページには#001番目のノード202のメ
ッセージ通信装置203が割り当てられ、以下同様にし
て、***0〜***Fページ及び%%%0〜%%%Fページ(3桁の *
及び %はそれぞれ0〜 Fの16進数のうち任意の数)に
は、それぞれ#***番目及び#%%%番目の各ノード202の
メッセージ通信装置203が割り当てられる。
【0033】従って、上述の例では、ネットワーク20
1には、#000〜#FFFまでの最大で4096台のメッセー
ジ通信装置203が接続可能である。一方、各メッセー
ジ通信装置203内の実メモリ307は、それぞれが上
述の仮想ページと同じデータ長を有する複数の実ページ
に分割される。実メモリ307のページ容量は、仮想記
憶空間のページ容量よりはるかに小さくてよく、例えば
64〜256ページ程度でよい。
1には、#000〜#FFFまでの最大で4096台のメッセー
ジ通信装置203が接続可能である。一方、各メッセー
ジ通信装置203内の実メモリ307は、それぞれが上
述の仮想ページと同じデータ長を有する複数の実ページ
に分割される。実メモリ307のページ容量は、仮想記
憶空間のページ容量よりはるかに小さくてよく、例えば
64〜256ページ程度でよい。
【0034】次に、各メッセージ通信装置203の制御
メモリ308にはそれぞれ、図4に示されるように、全
仮想ページアドレス分の制御データが記憶される。各仮
想ページアドレスの制御データは、図4に示されるよう
に、その仮想ページアドレスに対応付けられる自メッセ
ージ通信装置203内の実メモリ307の実ページアド
レスデータと、その仮想ページアドレスの通信状態を示
すページ状態データとから構成されている。
メモリ308にはそれぞれ、図4に示されるように、全
仮想ページアドレス分の制御データが記憶される。各仮
想ページアドレスの制御データは、図4に示されるよう
に、その仮想ページアドレスに対応付けられる自メッセ
ージ通信装置203内の実メモリ307の実ページアド
レスデータと、その仮想ページアドレスの通信状態を示
すページ状態データとから構成されている。
【0035】そして、初期状態として、各ノード202
内のメッセージ通信装置203の制御メモリ308にお
いて、そのノード202に割り当てられている仮想ペー
ジアドレスには、CPU313のネットワーク用受信制
御機能によって、自メッセージ通信装置203の実メモ
リ307内の任意の空きページに設けられるネットワー
ク用受信バッファの実ページアドレスと、ページ状態と
して受信バッファ割付状態VPが、それぞれ予め書き込ま
れている。なお、ネットワーク用受信制御機能は、CP
U313がプログラムRAM317に記憶された制御プ
ログラムを実行することにより実現される。
内のメッセージ通信装置203の制御メモリ308にお
いて、そのノード202に割り当てられている仮想ペー
ジアドレスには、CPU313のネットワーク用受信制
御機能によって、自メッセージ通信装置203の実メモ
リ307内の任意の空きページに設けられるネットワー
ク用受信バッファの実ページアドレスと、ページ状態と
して受信バッファ割付状態VPが、それぞれ予め書き込ま
れている。なお、ネットワーク用受信制御機能は、CP
U313がプログラムRAM317に記憶された制御プ
ログラムを実行することにより実現される。
【0036】例えば、#000のメッセージ通信装置203
の制御メモリ308において、自メッセージ通信装置2
03に割り当てられている0000,0001,・・・ ,000Fペー
ジの各仮想ページアドレスには、図4に示されるよう
に、実メモリ307内のs,q,・・・,pの各実ページアド
レスが書き込まれ、受信バッファ割付状態を示すページ
状態VPが書き込まれている。
の制御メモリ308において、自メッセージ通信装置2
03に割り当てられている0000,0001,・・・ ,000Fペー
ジの各仮想ページアドレスには、図4に示されるよう
に、実メモリ307内のs,q,・・・,pの各実ページアド
レスが書き込まれ、受信バッファ割付状態を示すページ
状態VPが書き込まれている。
【0037】また、#***のメッセージ通信装置203の
制御メモリ308において、自メッセージ通信装置20
3に割り当てられている***0,***1,・・・ ,***Fページ
の各仮想ページアドレスには、図4に示されるように、
実メモリ307内のv,u,・・・,tの各実ページアドレス
が書き込まれ、受信バッファ割付状態を示すページ状態
VPが書き込まれている。
制御メモリ308において、自メッセージ通信装置20
3に割り当てられている***0,***1,・・・ ,***Fページ
の各仮想ページアドレスには、図4に示されるように、
実メモリ307内のv,u,・・・,tの各実ページアドレス
が書き込まれ、受信バッファ割付状態を示すページ状態
VPが書き込まれている。
【0038】同様に、#%%%のメッセージ通信装置203
の制御メモリ308において、自メッセージ通信装置2
03に割り当てられている%%%0,%%%1,・・・ ,%%%Fペー
ジの各仮想ページアドレスには、図4に示されるよう
に、実メモリ307内のy,w,・・・,xの各実ページアド
レスが書き込まれ、受信バッファ割付状態を示すページ
状態VPが書き込まれている。
の制御メモリ308において、自メッセージ通信装置2
03に割り当てられている%%%0,%%%1,・・・ ,%%%Fペー
ジの各仮想ページアドレスには、図4に示されるよう
に、実メモリ307内のy,w,・・・,xの各実ページアド
レスが書き込まれ、受信バッファ割付状態を示すページ
状態VPが書き込まれている。
【0039】今、後述する転送動作により、例えば#000
のメッセージ通信装置203の実メモリ307内の、実
ページアドレスがr であるネットワーク用送信バッファ
(後述する)に、#000のノード202内の1つのプロセ
ッサ204からメッセージデータが転送されているもの
とする。
のメッセージ通信装置203の実メモリ307内の、実
ページアドレスがr であるネットワーク用送信バッファ
(後述する)に、#000のノード202内の1つのプロセ
ッサ204からメッセージデータが転送されているもの
とする。
【0040】CPU313のネットワーク用送信制御機
能は、CPUバス302及びバーチャルメモリコントロ
ーラ309を介して実メモリ307内のネットワーク用
送信バッファに格納されているメッセージデータのヘッ
ダ内の宛て先アドレス部を解析することによって、その
宛て先アドレスに対応するプロセッサ204が収容され
るノード202に割り当てられている仮想ページアドレ
スのうち、ページ状態がバッファ未割付状態NAとなって
いるものを決定する。図4の例では、例えば仮想ページ
アドレス***2が決定される。なお、ネットワーク用送信
制御機能は、CPU313がプログラムRAM317に
記憶された制御プログラムを実行することにより実現さ
れる。
能は、CPUバス302及びバーチャルメモリコントロ
ーラ309を介して実メモリ307内のネットワーク用
送信バッファに格納されているメッセージデータのヘッ
ダ内の宛て先アドレス部を解析することによって、その
宛て先アドレスに対応するプロセッサ204が収容され
るノード202に割り当てられている仮想ページアドレ
スのうち、ページ状態がバッファ未割付状態NAとなって
いるものを決定する。図4の例では、例えば仮想ページ
アドレス***2が決定される。なお、ネットワーク用送信
制御機能は、CPU313がプログラムRAM317に
記憶された制御プログラムを実行することにより実現さ
れる。
【0041】次に、CPU313のネットワーク用送信
制御機能は、制御メモリ308内の上述の決定した仮想
ページアドレスに、上述のメッセージデータが格納され
ているネットワーク用送信バッファの実ページアドレス
を書き込み、ページ状態を、バッファ未割付状態NAから
送信状態SDに変更する。図4の例では、例えば仮想ペー
ジアドレス***2に実ページアドレスr と送信状態SDが設
定される。
制御機能は、制御メモリ308内の上述の決定した仮想
ページアドレスに、上述のメッセージデータが格納され
ているネットワーク用送信バッファの実ページアドレス
を書き込み、ページ状態を、バッファ未割付状態NAから
送信状態SDに変更する。図4の例では、例えば仮想ペー
ジアドレス***2に実ページアドレスr と送信状態SDが設
定される。
【0042】そして、CPU313のネットワーク用送
信制御機能は、I/Oコントローラ315内の送信用F
IFOに、CPUバス302を介して、送信命令と共
に、上述の仮想ページアドレスと、上述のメッセージデ
ータの転送長を書き込む。
信制御機能は、I/Oコントローラ315内の送信用F
IFOに、CPUバス302を介して、送信命令と共
に、上述の仮想ページアドレスと、上述のメッセージデ
ータの転送長を書き込む。
【0043】ネットワーク制御回路310は、I/Oコ
ントローラ315内の送信用FIFOから、ネットワー
ク命令/結果バス303を介して、上述の送信命令等を
読み出すと、その送信命令に付加されている仮想ページ
アドレスを、制御メモリアクセスバス306を介して制
御メモリ308に指定し、制御メモリ308から上述の
仮想ページアドレスに設定されている実ページアドレス
を読み出してバーチャルメモリコントローラ309内の
DMA転送用レジスタに設定する。
ントローラ315内の送信用FIFOから、ネットワー
ク命令/結果バス303を介して、上述の送信命令等を
読み出すと、その送信命令に付加されている仮想ページ
アドレスを、制御メモリアクセスバス306を介して制
御メモリ308に指定し、制御メモリ308から上述の
仮想ページアドレスに設定されている実ページアドレス
を読み出してバーチャルメモリコントローラ309内の
DMA転送用レジスタに設定する。
【0044】そして、ネットワーク制御回路310は、
バーチャルメモリコントローラ309に、送信されるべ
きメッセージデータが含まれる実メモリ307内の上記
実ページアドレスのページデータを、ネットワークデー
タ送信バス305を介してネットワーク制御回路310
にDMA転送させる。
バーチャルメモリコントローラ309に、送信されるべ
きメッセージデータが含まれる実メモリ307内の上記
実ページアドレスのページデータを、ネットワークデー
タ送信バス305を介してネットワーク制御回路310
にDMA転送させる。
【0045】ネットワーク制御回路310は、上述のペ
ージデータから送信命令に付加されているメッセージデ
ータの転送長に対応する分のメッセージデータを取り出
し、そのメッセージデータと送信命令に付加されている
仮想ページアドレス及びメッセージデータの転送長を含
む送信フレームを生成し、それを光ファイバリング20
6に送出する。なお、光ファイバリング206のフレー
ム伝送方式としては、トークンリングネットワーク方式
が採用され、ネットワーク制御回路310は、光ファイ
バリング206上を周回するフリートークンを獲得した
場合のみ送信フレームを送出することができる。
ージデータから送信命令に付加されているメッセージデ
ータの転送長に対応する分のメッセージデータを取り出
し、そのメッセージデータと送信命令に付加されている
仮想ページアドレス及びメッセージデータの転送長を含
む送信フレームを生成し、それを光ファイバリング20
6に送出する。なお、光ファイバリング206のフレー
ム伝送方式としては、トークンリングネットワーク方式
が採用され、ネットワーク制御回路310は、光ファイ
バリング206上を周回するフリートークンを獲得した
場合のみ送信フレームを送出することができる。
【0046】図4の例においては、#000のメッセージ通
信装置203から、仮想ページアドレス***2と実メモリ
307内の実ページアドレスr に格納されているメッセ
ージデータとを含む送信フレームが、光ファイバリング
206に送出される。
信装置203から、仮想ページアドレス***2と実メモリ
307内の実ページアドレスr に格納されているメッセ
ージデータとを含む送信フレームが、光ファイバリング
206に送出される。
【0047】上述の送信フレームは、光ファイバリング
206に接続されている他のノード202(図2参照)
に順次転送される。各ノード202内のメッセージ通信
装置203のネットワーク制御回路310は、光ファイ
バリング206から上記送信フレームを取り込むと、そ
の送信フレームに格納されている仮想ページアドレスに
対応するページ状態を制御メモリアクセスバス306を
介して制御メモリ308から読み出し、そのページ状態
が受信バッファ割付状態VPであるか否か、即ち、その仮
想ページアドレスが自ノード202のメッセージ通信装
置203に割り当てられているか否か、又はそのページ
状態が送信状態SDであるか否か、即ち、その送信フレー
ムが自ネットワーク制御回路310が送出したものであ
るか否かを判別する。
206に接続されている他のノード202(図2参照)
に順次転送される。各ノード202内のメッセージ通信
装置203のネットワーク制御回路310は、光ファイ
バリング206から上記送信フレームを取り込むと、そ
の送信フレームに格納されている仮想ページアドレスに
対応するページ状態を制御メモリアクセスバス306を
介して制御メモリ308から読み出し、そのページ状態
が受信バッファ割付状態VPであるか否か、即ち、その仮
想ページアドレスが自ノード202のメッセージ通信装
置203に割り当てられているか否か、又はそのページ
状態が送信状態SDであるか否か、即ち、その送信フレー
ムが自ネットワーク制御回路310が送出したものであ
るか否かを判別する。
【0048】ネットワーク制御回路310は、送信フレ
ームに格納されている仮想ページアドレスのページ状態
が受信バッファ割付状態VPであると判別した場合には、
送信フレームに格納されているメッセージデータを、以
下のようにして実メモリ307に取り込む。
ームに格納されている仮想ページアドレスのページ状態
が受信バッファ割付状態VPであると判別した場合には、
送信フレームに格納されているメッセージデータを、以
下のようにして実メモリ307に取り込む。
【0049】即ち、ネットワーク制御回路310は、ま
ず、送信フレームに格納されている仮想ページアドレス
を、制御メモリアクセスバス306を介して制御メモリ
308に指定し、制御メモリ308から上述の仮想ペー
ジアドレスに設定されている実ページアドレスを読み出
してバーチャルメモリコントローラ309内のDMA転
送用レジスタに設定する。そして、ネットワーク制御回
路310は、バーチャルメモリコントローラ309に、
送信フレームに含まれるメッセージデータを、ネットワ
ークデータ受信バス304を介して実メモリ307内の
上述の実ページアドレスにDMA転送させる。
ず、送信フレームに格納されている仮想ページアドレス
を、制御メモリアクセスバス306を介して制御メモリ
308に指定し、制御メモリ308から上述の仮想ペー
ジアドレスに設定されている実ページアドレスを読み出
してバーチャルメモリコントローラ309内のDMA転
送用レジスタに設定する。そして、ネットワーク制御回
路310は、バーチャルメモリコントローラ309に、
送信フレームに含まれるメッセージデータを、ネットワ
ークデータ受信バス304を介して実メモリ307内の
上述の実ページアドレスにDMA転送させる。
【0050】その後、ネットワーク制御回路310は、
送信フレームに格納されている仮想ページアドレスを、
制御メモリアクセスバス306を介して制御メモリ30
8に指定し、その仮想ページアドレスのページ状態を受
信バッファ割付状態VPから受信完了状態RDに変更する。
送信フレームに格納されている仮想ページアドレスを、
制御メモリアクセスバス306を介して制御メモリ30
8に指定し、その仮想ページアドレスのページ状態を受
信バッファ割付状態VPから受信完了状態RDに変更する。
【0051】更に、ネットワーク制御回路310は、I
/Oコントローラ315内の受信用FIFOに、ネット
ワーク命令/結果バス303を介して、受信の成否を示
す結果コードと共に、送信フレームから抽出した仮想ペ
ージアドレスとメッセージデータの転送長を書き込む。
/Oコントローラ315内の受信用FIFOに、ネット
ワーク命令/結果バス303を介して、受信の成否を示
す結果コードと共に、送信フレームから抽出した仮想ペ
ージアドレスとメッセージデータの転送長を書き込む。
【0052】最後に、ネットワーク制御回路310は、
光ファイバリング206から受信した上述の送信フレー
ム中の応答領域に受信成功通知を書き込んだ後、その送
信フレームを再び光ファイバリング206に送出する。
光ファイバリング206から受信した上述の送信フレー
ム中の応答領域に受信成功通知を書き込んだ後、その送
信フレームを再び光ファイバリング206に送出する。
【0053】例えば、図4の例では、#***のメッセージ
通信装置203のネットワーク制御回路310は、#000
のノード202からの送信フレームに格納されている仮
想ページアドレス***2の制御メモリ308上のページ状
態が受信バッファ割付状態VPであると判別することによ
り、その送信フレームに格納されているメッセージデー
タを、制御メモリ308の仮想ページアドレス***2に設
定されている実ページアドレスu を有する実メモリ30
7内のネットワーク用受信バッファに取り込んだ後、制
御メモリ308の仮想ページアドレス***2のページ状態
を受信バッファ割付状態VPから受信完了状態RDに変更す
る。
通信装置203のネットワーク制御回路310は、#000
のノード202からの送信フレームに格納されている仮
想ページアドレス***2の制御メモリ308上のページ状
態が受信バッファ割付状態VPであると判別することによ
り、その送信フレームに格納されているメッセージデー
タを、制御メモリ308の仮想ページアドレス***2に設
定されている実ページアドレスu を有する実メモリ30
7内のネットワーク用受信バッファに取り込んだ後、制
御メモリ308の仮想ページアドレス***2のページ状態
を受信バッファ割付状態VPから受信完了状態RDに変更す
る。
【0054】上述の受信結果通知は、CPU313によ
り、CPUバス302を介して受信される。即ち、CP
U313のネットワーク用受信制御機能は、CPUバス
302を介してI/Oコントローラ315内の受信用F
IFOから上述の受信結果通知を受け取ると、結果コー
ドが受信成功であるならば、受信結果通知の一部である
仮想ページアドレスをCPUバス302を介して制御メ
モリ308に指定し、そのページ状態と実ページアドレ
スを読み出す。
り、CPUバス302を介して受信される。即ち、CP
U313のネットワーク用受信制御機能は、CPUバス
302を介してI/Oコントローラ315内の受信用F
IFOから上述の受信結果通知を受け取ると、結果コー
ドが受信成功であるならば、受信結果通知の一部である
仮想ページアドレスをCPUバス302を介して制御メ
モリ308に指定し、そのページ状態と実ページアドレ
スを読み出す。
【0055】上述のページ状態が受信完了状態RDである
ならば、CPU313のネットワーク用受信制御機能
は、まず、CPUバス302及びバーチャルメモリコン
トローラ309を介して実メモリ307を制御して、上
述の実ページアドレスで指定される実ページをネットワ
ーク用受信バッファから切り離しプロセッサ用送信待ち
バッファキューに接続する。
ならば、CPU313のネットワーク用受信制御機能
は、まず、CPUバス302及びバーチャルメモリコン
トローラ309を介して実メモリ307を制御して、上
述の実ページアドレスで指定される実ページをネットワ
ーク用受信バッファから切り離しプロセッサ用送信待ち
バッファキューに接続する。
【0056】その後、CPU313のネットワーク用受
信制御機能は、CPUバス302及びバーチャルメモリ
コントローラ309を介して実メモリ307を制御し
て、任意の空きページをネットワーク用受信バッファに
接続し、更に、上述の受信結果通知の一部である仮想ペ
ージアドレスでCPUバス302を介して制御メモリ3
08をアクセスし、その仮想ページアドレスに、上述の
空きページの実ページアドレスと、ページ状態として受
信バッファ割付状態VPを、それぞれ書き込む。
信制御機能は、CPUバス302及びバーチャルメモリ
コントローラ309を介して実メモリ307を制御し
て、任意の空きページをネットワーク用受信バッファに
接続し、更に、上述の受信結果通知の一部である仮想ペ
ージアドレスでCPUバス302を介して制御メモリ3
08をアクセスし、その仮想ページアドレスに、上述の
空きページの実ページアドレスと、ページ状態として受
信バッファ割付状態VPを、それぞれ書き込む。
【0057】これ以後、実メモリ307内のプロセッサ
用送信待ちバッファキューに対する処理は、CPU31
3のネットワーク用受信制御機能から後述するプロセッ
サ用送信制御機能に引き渡される。
用送信待ちバッファキューに対する処理は、CPU31
3のネットワーク用受信制御機能から後述するプロセッ
サ用送信制御機能に引き渡される。
【0058】一方、ネットワーク制御回路310は、送
信フレームに格納されている仮想ページアドレスに対応
するページ状態を制御メモリ308から読み出した結
果、そのページ状態が受信バッファ割付状態VPでも送信
状態SDでもないと判別した場合には、その送信フレーム
をそのまま光ファイバリング206に送出する。
信フレームに格納されている仮想ページアドレスに対応
するページ状態を制御メモリ308から読み出した結
果、そのページ状態が受信バッファ割付状態VPでも送信
状態SDでもないと判別した場合には、その送信フレーム
をそのまま光ファイバリング206に送出する。
【0059】例えば、図4の例では、#%%%のメッセージ
通信装置203のネットワーク制御回路310は、#000
のノード202からの送信フレームに格納されている仮
想ページアドレス***2の制御メモリ308上のページ状
態が受信バッファ割付状態VPでも送信状態SDでもないと
判別することにより、その送信フレームをそのまま光フ
ァイバリング206に送出する。
通信装置203のネットワーク制御回路310は、#000
のノード202からの送信フレームに格納されている仮
想ページアドレス***2の制御メモリ308上のページ状
態が受信バッファ割付状態VPでも送信状態SDでもないと
判別することにより、その送信フレームをそのまま光フ
ァイバリング206に送出する。
【0060】上述のようにして光ファイバリング206
上を順次転送された送信フレームは、最後に送信元のノ
ード202内のメッセージ通信装置203のネットワー
ク制御回路310に戻る。
上を順次転送された送信フレームは、最後に送信元のノ
ード202内のメッセージ通信装置203のネットワー
ク制御回路310に戻る。
【0061】送信元のネットワーク制御回路310は、
送信フレームに格納されている仮想ページアドレスに対
応するページ状態を制御メモリ308から読み出した結
果、それが送信状態SDであると判別することによって、
その送信フレームが自ネットワーク制御回路310が送
出した送信フレームであることを判別する。
送信フレームに格納されている仮想ページアドレスに対
応するページ状態を制御メモリ308から読み出した結
果、それが送信状態SDであると判別することによって、
その送信フレームが自ネットワーク制御回路310が送
出した送信フレームであることを判別する。
【0062】この場合に、ネットワーク制御回路310
は、受信した送信フレームの応答領域に受信成功通知が
書き込まれていることを確認した後に、制御メモリアク
セスバス306を介して、送信フレームに格納されてい
る仮想ページアドレスに対応する制御メモリ308のペ
ージ状態を、送信状態SDから送信完了状態SCに変更す
る。
は、受信した送信フレームの応答領域に受信成功通知が
書き込まれていることを確認した後に、制御メモリアク
セスバス306を介して、送信フレームに格納されてい
る仮想ページアドレスに対応する制御メモリ308のペ
ージ状態を、送信状態SDから送信完了状態SCに変更す
る。
【0063】そして、ネットワーク制御回路310は、
I/Oコントローラ315内の受信用FIFOに、ネッ
トワーク命令/結果バス303を介し、送信の成否を示
す結果コードと共に、送信フレームから抽出した仮想ペ
ージアドレスを書き込む。
I/Oコントローラ315内の受信用FIFOに、ネッ
トワーク命令/結果バス303を介し、送信の成否を示
す結果コードと共に、送信フレームから抽出した仮想ペ
ージアドレスを書き込む。
【0064】上述の送信結果通知は、CPU313によ
り、CPUバス302を介して受信される。即ち、CP
U313のネットワーク用送信制御機能は、CPUバス
302を介してI/Oコントローラ315内の受信用F
IFOから上述の送信結果通知を受け取ると、結果コー
ドが送信成功であるならば、送信結果通知の一部である
仮想ページアドレスをCPUバス302を介して制御メ
モリ308に指定し、そのページ状態と実ページアドレ
スを読み出す。
り、CPUバス302を介して受信される。即ち、CP
U313のネットワーク用送信制御機能は、CPUバス
302を介してI/Oコントローラ315内の受信用F
IFOから上述の送信結果通知を受け取ると、結果コー
ドが送信成功であるならば、送信結果通知の一部である
仮想ページアドレスをCPUバス302を介して制御メ
モリ308に指定し、そのページ状態と実ページアドレ
スを読み出す。
【0065】上述のページ状態が送信完了状態SCである
ならば、CPU313のネットワーク用送信制御機能
は、まず、CPUバス302及びバーチャルメモリコン
トローラ309を介して実メモリ307を制御して、上
述の実ページアドレスで指定される実ページをネットワ
ーク用送信バッファから切り離し空きページとする。
ならば、CPU313のネットワーク用送信制御機能
は、まず、CPUバス302及びバーチャルメモリコン
トローラ309を介して実メモリ307を制御して、上
述の実ページアドレスで指定される実ページをネットワ
ーク用送信バッファから切り離し空きページとする。
【0066】その後、CPU313のネットワーク用送
信制御機能は、上述の送信結果通知の一部である仮想ペ
ージアドレスでCPUバス302を介して制御メモリ3
08をアクセスし、その仮想ページアドレスのページ状
態として、バッファ未割付状態NAを書き込む。
信制御機能は、上述の送信結果通知の一部である仮想ペ
ージアドレスでCPUバス302を介して制御メモリ3
08をアクセスし、その仮想ページアドレスのページ状
態として、バッファ未割付状態NAを書き込む。
【0067】以上のように、ネットワーク201(図2
参照)上において、1つの仮想記憶空間が定義され、こ
の空間を構成する固定長のデータ長を有する仮想ページ
が各メッセージ通信装置203に割り当てられる。そし
て、メッセージ通信装置203間のメッセージデータの
通信は、この仮想ページを使用して行われる。この結
果、通常のパケット通信で行われているブロック化制
御、順序制御が不要となる。
参照)上において、1つの仮想記憶空間が定義され、こ
の空間を構成する固定長のデータ長を有する仮想ページ
が各メッセージ通信装置203に割り当てられる。そし
て、メッセージ通信装置203間のメッセージデータの
通信は、この仮想ページを使用して行われる。この結
果、通常のパケット通信で行われているブロック化制
御、順序制御が不要となる。
【0068】また、光ファイバリング206上の各ノー
ド202内のメッセージ通信装置203のネットワーク
制御回路310は、送信フレームを受信すると、その送
信フレームに格納されている仮想ページアドレスで制御
メモリ308上のページ状態をアクセスすることによっ
て、受信した送信フレームを高速に処理することができ
る。
ド202内のメッセージ通信装置203のネットワーク
制御回路310は、送信フレームを受信すると、その送
信フレームに格納されている仮想ページアドレスで制御
メモリ308上のページ状態をアクセスすることによっ
て、受信した送信フレームを高速に処理することができ
る。
【0069】加えて、光ファイバリング206上を転送
される送信フレームには応答領域が設けられ、受信側の
ノード202内のメッセージ通信装置203のネットワ
ーク制御回路310は、送信フレームの受信結果を送信
フレームの応答領域に書き込み、それを再び光ファイバ
リング206に送出する。従って、この送信フレームが
光ファイバリング206上を転送され送信元に戻ってく
るまでに、メッセージデータの送信処理が完了すること
になり、受信側から送信元への応答を別のフレームを用
いて通知する必要がない。この結果、通信プロトコルを
簡略なものにすることができ、高速な応答処理が可能と
なる。
される送信フレームには応答領域が設けられ、受信側の
ノード202内のメッセージ通信装置203のネットワ
ーク制御回路310は、送信フレームの受信結果を送信
フレームの応答領域に書き込み、それを再び光ファイバ
リング206に送出する。従って、この送信フレームが
光ファイバリング206上を転送され送信元に戻ってく
るまでに、メッセージデータの送信処理が完了すること
になり、受信側から送信元への応答を別のフレームを用
いて通知する必要がない。この結果、通信プロトコルを
簡略なものにすることができ、高速な応答処理が可能と
なる。
【0070】更に、メッセージ通信装置203間のメッ
セージデータの通信は、メッセージ通信装置203内の
ネットワーク制御回路310が制御メモリ308をアク
セスしながら実メモリ307を使用して行い、プロセッ
サ204とメッセージ通信装置203間のメッセージデ
ータの通信は、後述するように、メッセージ通信装置2
03内のプロセッサバスインタフェース312が、上述
のネットワーク制御回路310の動作とは独立して、実
メモリ307を使用して行う。更に、実メモリ307上
の実ページアドレスに格納されたメッセージデータと仮
想記憶空間上の仮想ページアドレスとの対応付けは、後
述するように、CPU313がメッセージデータに付加
されたヘッダ内の宛て先アドレスに基づいて行う。従っ
て、プロセッサ204とメッセージ通信装置203間、
メッセージ通信装置203とメッセージ通信装置203
間の処理を効率良く高速に実行することが可能となる。送信元におけるプロセッサ204からメッセージ通信装
置203へのメッセージデータの転送動作 次に、送信元のノード202(図4の例では#000のノー
ド202)内の1つのプロセッサ204からそのノード
内のメッセージ通信装置203の実メモリ307に、メ
ッセージデータが転送される場合の動作について説明す
る。
セージデータの通信は、メッセージ通信装置203内の
ネットワーク制御回路310が制御メモリ308をアク
セスしながら実メモリ307を使用して行い、プロセッ
サ204とメッセージ通信装置203間のメッセージデ
ータの通信は、後述するように、メッセージ通信装置2
03内のプロセッサバスインタフェース312が、上述
のネットワーク制御回路310の動作とは独立して、実
メモリ307を使用して行う。更に、実メモリ307上
の実ページアドレスに格納されたメッセージデータと仮
想記憶空間上の仮想ページアドレスとの対応付けは、後
述するように、CPU313がメッセージデータに付加
されたヘッダ内の宛て先アドレスに基づいて行う。従っ
て、プロセッサ204とメッセージ通信装置203間、
メッセージ通信装置203とメッセージ通信装置203
間の処理を効率良く高速に実行することが可能となる。送信元におけるプロセッサ204からメッセージ通信装
置203へのメッセージデータの転送動作 次に、送信元のノード202(図4の例では#000のノー
ド202)内の1つのプロセッサ204からそのノード
内のメッセージ通信装置203の実メモリ307に、メ
ッセージデータが転送される場合の動作について説明す
る。
【0071】まず、CPU313のプロセッサ用受信制
御機能は、CPUバス302及びバーチャルメモリコン
トローラ309を介して実メモリ307をアクセスする
ことにより、実メモリ307において、プロセッサ用受
信バッファキューに空きバッファキューに接続されてい
る空きバッファを接続する。なお、プロセッサ用受信制
御機能は、CPU313がプログラムRAM317に記
憶された制御プログラムを実行することにより実現され
る機能である。
御機能は、CPUバス302及びバーチャルメモリコン
トローラ309を介して実メモリ307をアクセスする
ことにより、実メモリ307において、プロセッサ用受
信バッファキューに空きバッファキューに接続されてい
る空きバッファを接続する。なお、プロセッサ用受信制
御機能は、CPU313がプログラムRAM317に記
憶された制御プログラムを実行することにより実現され
る機能である。
【0072】そして、CPU313のプロセッサ用受信
制御機能は、CPUバス302、バス結合部311、及
び外部バス301を介して、例えば#0のプロセッサバス
インタフェース312を起動すると共に、そのインタフ
ェース312に対して上述のプロセッサ用受信バッファ
キューの先頭アドレスを通知する。
制御機能は、CPUバス302、バス結合部311、及
び外部バス301を介して、例えば#0のプロセッサバス
インタフェース312を起動すると共に、そのインタフ
ェース312に対して上述のプロセッサ用受信バッファ
キューの先頭アドレスを通知する。
【0073】プロセッサバスインタフェース312は、
プロセッサ204からプロセッサバス205を介して転
送されてきたメッセージデータを受信し、上記先頭アド
レスを受信開始アドレスとしてバッファアドレスを順次
更新しながら、上述の受信されたメッセージデータを、
外部バス301及びバーチャルメモリコントローラ30
9を介して、実メモリ307内のプロセッサ用受信バッ
ファキューに接続された空きバッファに、順次転送す
る。
プロセッサ204からプロセッサバス205を介して転
送されてきたメッセージデータを受信し、上記先頭アド
レスを受信開始アドレスとしてバッファアドレスを順次
更新しながら、上述の受信されたメッセージデータを、
外部バス301及びバーチャルメモリコントローラ30
9を介して、実メモリ307内のプロセッサ用受信バッ
ファキューに接続された空きバッファに、順次転送す
る。
【0074】プロセッサバスインタフェース312は、
プロセッサ用受信バッファキューに接続される空きバッ
ファがなくなると、自動的に停止し、その旨を外部バス
301、バス結合部311、及びCPUバス302を介
してCPU313に通知する。
プロセッサ用受信バッファキューに接続される空きバッ
ファがなくなると、自動的に停止し、その旨を外部バス
301、バス結合部311、及びCPUバス302を介
してCPU313に通知する。
【0075】CPU313のプロセッサ用受信制御機能
は、まず、CPUバス302及びバーチャルメモリコン
トローラ309を介して実メモリ307を制御して、上
述の受信済のバッファをプロセッサ用受信バッファキュ
ーから切り離しネットワーク用送信バッファに接続す
る。これ以後、実メモリ307内のネットワーク用送信
バッファに対する処理は、CPU313のプロセッサ用
受信制御機能から前述したネットワーク用送信制御機能
に引き渡され、前述したメッセージ通信装置203間の
通信方式に従って、送信元のノード202のメッセージ
通信装置203(図4の例では#000のメッセージ通信装
置203)内の実メモリ307から、宛て先のプロセッ
サ204が収容されるノード202のメッセージ通信装
置203(図4の例では#***のメッセージ通信装置20
3)内の実メモリ307への、メッセージデータの転送
動作が実行される。受信側におけるメッセージ通信装置203からプロセッ
サ204へのメッセージデータの転送動作 次に、受信側のノード202(図4の例では#***のノー
ド202)内のメッセージ通信装置203の実メモリ3
07からそのノード202内の1つのプロセッサ204
に、メッセージデータが転送される場合の動作について
説明する。
は、まず、CPUバス302及びバーチャルメモリコン
トローラ309を介して実メモリ307を制御して、上
述の受信済のバッファをプロセッサ用受信バッファキュ
ーから切り離しネットワーク用送信バッファに接続す
る。これ以後、実メモリ307内のネットワーク用送信
バッファに対する処理は、CPU313のプロセッサ用
受信制御機能から前述したネットワーク用送信制御機能
に引き渡され、前述したメッセージ通信装置203間の
通信方式に従って、送信元のノード202のメッセージ
通信装置203(図4の例では#000のメッセージ通信装
置203)内の実メモリ307から、宛て先のプロセッ
サ204が収容されるノード202のメッセージ通信装
置203(図4の例では#***のメッセージ通信装置20
3)内の実メモリ307への、メッセージデータの転送
動作が実行される。受信側におけるメッセージ通信装置203からプロセッ
サ204へのメッセージデータの転送動作 次に、受信側のノード202(図4の例では#***のノー
ド202)内のメッセージ通信装置203の実メモリ3
07からそのノード202内の1つのプロセッサ204
に、メッセージデータが転送される場合の動作について
説明する。
【0076】ネットワーク制御回路310が送信フレー
ムの受信に成功すると、前述したように、CPU313
のネットワーク用受信制御機能が、受信されたメッセー
ジデータを実メモリ307内のプロセッサ用送信待ちバ
ッファキューに接続する。
ムの受信に成功すると、前述したように、CPU313
のネットワーク用受信制御機能が、受信されたメッセー
ジデータを実メモリ307内のプロセッサ用送信待ちバ
ッファキューに接続する。
【0077】これに対して、CPU313のプロセッサ
用送信制御機能は、CPUバス302、バス結合部31
1、及び外部バス301を介して、例えば#0のプロセッ
サバスインタフェース312を起動すると共に、そのイ
ンタフェース312に対して上述のプロセッサ用送信待
ちバッファキューの先頭アドレスを通知する。
用送信制御機能は、CPUバス302、バス結合部31
1、及び外部バス301を介して、例えば#0のプロセッ
サバスインタフェース312を起動すると共に、そのイ
ンタフェース312に対して上述のプロセッサ用送信待
ちバッファキューの先頭アドレスを通知する。
【0078】プロセッサバスインタフェース312は、
上記先頭アドレスを送信開始アドレスとしてバッファア
ドレスを順次更新しながら、外部バス301及びバーチ
ャルメモリコントローラ309を介して、実メモリ30
7内のプロセッサ用送信待ちバッファキューに接続され
たバッファに格納されているメッセージデータを順次読
み出して、そのメッセージデータのヘッダ内の宛て先ア
ドレス部を解析しながら、そのメッセージデータをプロ
セッサバス205を介して宛て先のプロセッサ204に
転送する。 <I/Oコントローラのパリティエラーを検出し記録す
る部分の説明>次に、図3のI/Oコントローラ315
の構成のうち、それに接続されるバスにおけるパリティ
エラーを検出し記録する部分の構成について、図5を用
いて説明する。
上記先頭アドレスを送信開始アドレスとしてバッファア
ドレスを順次更新しながら、外部バス301及びバーチ
ャルメモリコントローラ309を介して、実メモリ30
7内のプロセッサ用送信待ちバッファキューに接続され
たバッファに格納されているメッセージデータを順次読
み出して、そのメッセージデータのヘッダ内の宛て先ア
ドレス部を解析しながら、そのメッセージデータをプロ
セッサバス205を介して宛て先のプロセッサ204に
転送する。 <I/Oコントローラのパリティエラーを検出し記録す
る部分の説明>次に、図3のI/Oコントローラ315
の構成のうち、それに接続されるバスにおけるパリティ
エラーを検出し記録する部分の構成について、図5を用
いて説明する。
【0079】図5では、一例として、I/Oコントロー
ラ315に接続されるバスCPUバス302を構成する
CPUデータバス501、CPUアドレスバス502、
及びCPU制御バス503におけるパリティエラーを検
出し記録する部分の構成について示されている。まず、
CPUデータバス501は、双方向バッファ504によ
ってI/Oコントローラ315内の入力データバス50
9及び出力データバス510と接続される。CPUデー
タバス501、入力データバス509、及び出力データ
バス510は、それぞれ32ビットのデータ幅を有し、
8ビットあたり1ビットのパリティビット、即ち、32
ビットあたり4ビットのパリティビットが付加される。
ラ315に接続されるバスCPUバス302を構成する
CPUデータバス501、CPUアドレスバス502、
及びCPU制御バス503におけるパリティエラーを検
出し記録する部分の構成について示されている。まず、
CPUデータバス501は、双方向バッファ504によ
ってI/Oコントローラ315内の入力データバス50
9及び出力データバス510と接続される。CPUデー
タバス501、入力データバス509、及び出力データ
バス510は、それぞれ32ビットのデータ幅を有し、
8ビットあたり1ビットのパリティビット、即ち、32
ビットあたり4ビットのパリティビットが付加される。
【0080】CPUアドレスバス502は、片方向バッ
ファ505によって内部のバスと接続され、32ビット
のアドレス幅を有し、データバスの場合と同様、8ビッ
トあたり1ビットのパリティビット、即ち、32ビット
あたり4ビットのパリティビットが付加される。
ファ505によって内部のバスと接続され、32ビット
のアドレス幅を有し、データバスの場合と同様、8ビッ
トあたり1ビットのパリティビット、即ち、32ビット
あたり4ビットのパリティビットが付加される。
【0081】CPU制御バス503は、片方向バッファ
506によって内部のバスと接続され、32ビットのア
ドレス幅を有し、データバスの場合と同様、8ビットあ
たり1ビットのパリティビット、即ち、32ビットあた
り4ビットのパリティビットが付加される。
506によって内部のバスと接続され、32ビットのア
ドレス幅を有し、データバスの場合と同様、8ビットあ
たり1ビットのパリティビット、即ち、32ビットあた
り4ビットのパリティビットが付加される。
【0082】CPUデータバス501に接続されるI/
Oコントローラ315内の入力データバス509及び出
力データバス510には、それぞれ上述の4ビットのパ
リティを検査する#0及び#1のパリティ検査モジュール5
07が接続される。また、CPUアドレスバス502及
びCPU制御バス503に接続されるI/Oコントロー
ラ315内の各バスには、それぞれ上述の4ビットのパ
リティを検査する#2及び#3のパリティ検査モジュール5
07が接続される。
Oコントローラ315内の入力データバス509及び出
力データバス510には、それぞれ上述の4ビットのパ
リティを検査する#0及び#1のパリティ検査モジュール5
07が接続される。また、CPUアドレスバス502及
びCPU制御バス503に接続されるI/Oコントロー
ラ315内の各バスには、それぞれ上述の4ビットのパ
リティを検査する#2及び#3のパリティ検査モジュール5
07が接続される。
【0083】#0〜#3の各パリティ検査モジュール507
の4ビットのパリティ検査出力は、パリティエラー記録
回路508に入力される。I/Oコントローラ315内
の各バス及びパリティエラー記録回路508は、クロッ
クCLKに同期して動作し、パリティエラー記録回路5
08の記録内容(後述する)はリセット信号によってリ
セットされる。
の4ビットのパリティ検査出力は、パリティエラー記録
回路508に入力される。I/Oコントローラ315内
の各バス及びパリティエラー記録回路508は、クロッ
クCLKに同期して動作し、パリティエラー記録回路5
08の記録内容(後述する)はリセット信号によってリ
セットされる。
【0084】パリティエラー記録回路508の記録内容
は、出力データバス510から双方向バッファ504及
びCPUデータバス501を介して、図3のCPU31
3に通知される。
は、出力データバス510から双方向バッファ504及
びCPUデータバス501を介して、図3のCPU31
3に通知される。
【0085】図6は、図5の#0〜#3のパリティ検査モジ
ュール507のそれぞれの共通の構成図である。#0〜#3
のパリティ検査回路602は、それぞれ32ビットのデ
ータのうちの8ビットのデータとそれに対応する1ビッ
トのパリティビットを入力してパリティ検査を行い、そ
の検査結果を1ビットの信号として出力する回路であ
り、周知の回路によって構成される。パリティ検査回路
602は、検査結果が正しければ検査出力として“0”
を出力し、誤っていれば“1”を出力する。
ュール507のそれぞれの共通の構成図である。#0〜#3
のパリティ検査回路602は、それぞれ32ビットのデ
ータのうちの8ビットのデータとそれに対応する1ビッ
トのパリティビットを入力してパリティ検査を行い、そ
の検査結果を1ビットの信号として出力する回路であ
り、周知の回路によって構成される。パリティ検査回路
602は、検査結果が正しければ検査出力として“0”
を出力し、誤っていれば“1”を出力する。
【0086】図7は、図5のパリティエラー記録回路5
08の構成図である。図5の#0〜#3のパリティ検査モジ
ュール507のそれぞれの4ビットのパリティ検査出力
毎に、4ビットのDフリップフロップ(D−FF)70
1とオアゲート(OR)702とオアゲート(OR)7
03とからなる#0〜#3の回路構成部分が構成される。
08の構成図である。図5の#0〜#3のパリティ検査モジ
ュール507のそれぞれの4ビットのパリティ検査出力
毎に、4ビットのDフリップフロップ(D−FF)70
1とオアゲート(OR)702とオアゲート(OR)7
03とからなる#0〜#3の回路構成部分が構成される。
【0087】OR703は、D−FF701の4ビット
の出力の論理和を演算し、1ビットの演算結果を出力す
る。OR702は、OR703の出力とクロックCLK
の論理和を演算し、1ビットの演算結果をD−FF70
1のクロック入力端子(CLK)に入力する。
の出力の論理和を演算し、1ビットの演算結果を出力す
る。OR702は、OR703の出力とクロックCLK
の論理和を演算し、1ビットの演算結果をD−FF70
1のクロック入力端子(CLK)に入力する。
【0088】D−FF701は、クロック入力端子(C
LK)に入力するパルスに基づいてパリティ検査モジュ
ール507の4ビットのパリティ検査出力を取り込み、
また、リセット入力端子(RST)に入力するリセット
信号511によってリセットされる。
LK)に入力するパルスに基づいてパリティ検査モジュ
ール507の4ビットのパリティ検査出力を取り込み、
また、リセット入力端子(RST)に入力するリセット
信号511によってリセットされる。
【0089】以上、図5〜図7の構成の動作を、図8の
タイミングチャートに沿って説明する。まず、システム
の稼働開始時に、特には図示しない回路からアサートさ
れるリセット信号511により、パリティエラー記録回
路508内の各D−FF701の記録内容は、“0”に
リセットされる。
タイミングチャートに沿って説明する。まず、システム
の稼働開始時に、特には図示しない回路からアサートさ
れるリセット信号511により、パリティエラー記録回
路508内の各D−FF701の記録内容は、“0”に
リセットされる。
【0090】その状態では、各D−FF701の4ビッ
トの出力は全て“0”であるため、図8(a) に示される
クロックCLKは、OR702を介して図8(d) に示さ
れるように、そのままD−FF701のクロック端子
(CLK)に入力される。D−FF701は、クロック
CLKの立ち上がりに同期して、パリティ検査モジュー
ル507の4ビットのパリティ検査出力を記録する。
トの出力は全て“0”であるため、図8(a) に示される
クロックCLKは、OR702を介して図8(d) に示さ
れるように、そのままD−FF701のクロック端子
(CLK)に入力される。D−FF701は、クロック
CLKの立ち上がりに同期して、パリティ検査モジュー
ル507の4ビットのパリティ検査出力を記録する。
【0091】今、#0〜#3のパリティ検査モジュール50
7内の#0〜#3のパリティ検査回路602の何れか少なく
とも1つにおいてパリティエラーが検出され、その出力
ビットが図8(b) に示されるように“1”になると、そ
の出力ビットが含まれるパリティ検査出力が入力される
D−FF701の出力に接続されるOR703の出力
が、図8(c) に示されるように“1”になる。
7内の#0〜#3のパリティ検査回路602の何れか少なく
とも1つにおいてパリティエラーが検出され、その出力
ビットが図8(b) に示されるように“1”になると、そ
の出力ビットが含まれるパリティ検査出力が入力される
D−FF701の出力に接続されるOR703の出力
が、図8(c) に示されるように“1”になる。
【0092】この結果、そのOR703の出力が入力さ
れるOR702の出力が、図8(d)に示されるように
“1”となる。これにより、そのOR702の出力が入
力されるD−FF701の4ビットの記録内容が固定さ
れる。
れるOR702の出力が、図8(d)に示されるように
“1”となる。これにより、そのOR702の出力が入
力されるD−FF701の4ビットの記録内容が固定さ
れる。
【0093】以上のパリティエラーの検出、記録動作の
後、図3のCPU313は、図5の出力データバス51
0から双方向バッファ504及びCPUデータバス50
1を介して、即ち、図3のCPUバス302を介して、
パリティエラー記録回路508内のD−FF701の固
定された記録内容を読み出すことができる。これによ
り、CPUデータバス501(入力データバス509、
出力データバス510)、CPUアドレスバス502、
又はCPU制御バス503のどのバスのどのバイトで誤
りが発生したかを知ることができる。
後、図3のCPU313は、図5の出力データバス51
0から双方向バッファ504及びCPUデータバス50
1を介して、即ち、図3のCPUバス302を介して、
パリティエラー記録回路508内のD−FF701の固
定された記録内容を読み出すことができる。これによ
り、CPUデータバス501(入力データバス509、
出力データバス510)、CPUアドレスバス502、
又はCPU制御バス503のどのバスのどのバイトで誤
りが発生したかを知ることができる。
【0094】以上説明したパリティエラーを検出し記録
する構成の実施例では、図3のI/Oコントローラ31
5を例にとって、それに直接接続される外部バスにパリ
ティエラーを検出し記録する回路が接続されているが、
本発明はこれに限られるものではなく、一般的なICの
内部に構成される各種バスにパリティエラーを検出し記
録する回路を接続するように構成することも可能であ
る。
する構成の実施例では、図3のI/Oコントローラ31
5を例にとって、それに直接接続される外部バスにパリ
ティエラーを検出し記録する回路が接続されているが、
本発明はこれに限られるものではなく、一般的なICの
内部に構成される各種バスにパリティエラーを検出し記
録する回路を接続するように構成することも可能であ
る。
【0095】
【発明の効果】本発明によれば、パリティエラー発生時
にどのバスのどのデータ位置でエラーが発生したかを知
ることが可能となる。
にどのバスのどのデータ位置でエラーが発生したかを知
ることが可能となる。
【0096】また、記録内容固定手段が、パリティエラ
ー記録手段の記録内容が変化した時点でその記録内容を
固定することにより、パリティエラーが最初に生じた時
点の記録を保持することが可能となる。
ー記録手段の記録内容が変化した時点でその記録内容を
固定することにより、パリティエラーが最初に生じた時
点の記録を保持することが可能となる。
【図1】本発明のブロック図である。
【図2】本発明の実施例が適用されるネットワークの構
成図である。
成図である。
【図3】本発明の実施例におけるメッセージ通信装置の
構成図である。
構成図である。
【図4】メッセージ通信の説明図である。
【図5】I/Oコントローラのパリティエラーを検出し
記録する部分の構成図である。
記録する部分の構成図である。
【図6】パリティ検査モジュールの構成図である。
【図7】パリティエラー記録回路の構成図である。
【図8】パリティエラーを検出し記録する動作のタイミ
ングチャートである。
ングチャートである。
101 集積回路 102 バス 103 パリティ検査手段 104 パリティエラー記録手段 105 記録内容固定手段
Claims (2)
- 【請求項1】 集積回路(101)の内部のバス(10
2)に所定の単位で付加されたパリティビットに基づい
て前記所定の単位でパリティ検査を行う複数のパリティ
検査手段(103)と、 該複数のパリティ検査手段(103)の各パリティ検査
結果を記録し、それぞれを外部に出力するパリティエラ
ー記録手段(104)と、 を有することを特徴とするパリティエラー記録装置。 - 【請求項2】 集積回路(101)の内部のバス(10
2)に所定の単位で付加されたパリティビットに基づい
て前記所定の単位でパリティ検査を行う複数のパリティ
検査手段(103)と、 該複数のパリティ検査手段(103)の各パリティ検査
結果を記録し、それぞれを外部に出力するパリティエラ
ー記録手段(104)と、 パリティエラー記録手段(104)の記録内容が変化し
た時点でその記録内容を固定する記録内容固定手段(1
05)と、 を有することを特徴とするパリティエラー記録装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4226222A JPH0675796A (ja) | 1992-08-25 | 1992-08-25 | パリティエラー記録装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4226222A JPH0675796A (ja) | 1992-08-25 | 1992-08-25 | パリティエラー記録装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0675796A true JPH0675796A (ja) | 1994-03-18 |
Family
ID=16841813
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4226222A Withdrawn JPH0675796A (ja) | 1992-08-25 | 1992-08-25 | パリティエラー記録装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0675796A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4846633A (en) * | 1986-11-27 | 1989-07-11 | Mitsubishi Denki Kabushiki Kaisha | Variable-capacity scroll-type compressor |
US4886425A (en) * | 1987-03-26 | 1989-12-12 | Mitsubishi Jukogyo Kabushiki Kaisha | Capacity control device of scroll-type fluid compressor |
-
1992
- 1992-08-25 JP JP4226222A patent/JPH0675796A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4846633A (en) * | 1986-11-27 | 1989-07-11 | Mitsubishi Denki Kabushiki Kaisha | Variable-capacity scroll-type compressor |
US4886425A (en) * | 1987-03-26 | 1989-12-12 | Mitsubishi Jukogyo Kabushiki Kaisha | Capacity control device of scroll-type fluid compressor |
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Legal Events
Date | Code | Title | Description |
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A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |